硬件電子工程師常見筆面試題目，包含數(shù)電模電知識(shí)，單片機(jī)及信號(hào)處理，內(nèi)含名企面試真題。

　　模擬電路

　　1、基爾霍夫定理的內(nèi)容是什么？

　　基爾霍夫定律包括電流定律和電壓定律

　　電流定律：在集總電路中，任何時(shí)刻，對(duì)任一節(jié)點(diǎn)，所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。

　　電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。

　　2、描述反饋電路的概念，列舉他們的應(yīng)用。

　　反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。

　　反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。

　　負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。

　　電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。

　　電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。

　　3、有源濾波器和無(wú)源濾波器的區(qū)別

　　無(wú)源濾波器：這種電路主要有無(wú)源組件R、L和C組成

　　有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。

　　集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。

　　數(shù)字電路

　　1、同步電路和異步電路的區(qū)別是什么？

　　同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。

　　異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

　　2、什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？

　　將兩個(gè)門電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與。

　　在硬件上，要用OC門來實(shí)現(xiàn)，同時(shí)在輸出端口加一個(gè)上拉電阻。由于不用OC門可能使灌電流過大，而燒壞邏輯門。

　　3、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA2003.11.06上海筆試試題）

　　Setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

　　保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

　　建立時(shí)間（Setup Time）和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

　　4、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）

　　在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。

　　產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

　　解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。

　　1、用與非門等設(shè)計(jì)全加法器。

　　答：設(shè)加數(shù)為 A 和B，低位進(jìn)位為C，和為Sum，進(jìn)位位為Cout，則用與非門設(shè)計(jì)的全加器如下圖：