DSP（Digital Signal Processor）是一種獨(dú)特的微處理器，是以數(shù)字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉(zhuǎn)換為0或1的數(shù)字信號。再對數(shù)字信號進(jìn)行修改、刪除、強(qiáng)化，并在其他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實(shí)時運(yùn)行速度可達(dá)每秒數(shù)以千萬條復(fù)雜指令程序，遠(yuǎn)遠(yuǎn)超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度，是最值得稱道的兩大特色。

　　1.2 DSP的特點(diǎn)

　　DSP 芯片是模擬信號變換成數(shù)字信號以后進(jìn)行高速實(shí)時處理的專用微處理器，其處理速度比最快的 CPU 還快 10-50 倍，具有處理速度高、功能強(qiáng)、性能價(jià)格比好以及速度功耗比高等特點(diǎn)，被廣泛應(yīng)用于具有實(shí)時處理要求的場合。

　　DSP 系統(tǒng)以 DSP 芯片為基礎(chǔ)，具有以下優(yōu)點(diǎn)。

　　1．高速性，DSP 運(yùn)行速度高達(dá) 1000MIPS 以上

　　2．編程方便，可編程DSP 可使設(shè)計(jì)人員在開發(fā)過程中靈活方便的對軟件進(jìn)行修改和升級。

　　3．穩(wěn)定性好，DSP 系統(tǒng)以數(shù)字處理為基礎(chǔ)，受環(huán)境溫度及噪聲的影響比較小，可靠性高。

　　4．可重復(fù)性好，數(shù)字系統(tǒng)的性能基本上不受元器件參數(shù)性能的影響，便于測試、調(diào)試和大規(guī)模生產(chǎn)。

　　5．集成方便，DSP 系統(tǒng)中的數(shù)字部件有高度的規(guī)范性，便于大規(guī)模集成。

　　6．性價(jià)比高

　　2 TMS320VC5402 的硬件資源

　　TMS320VC5402 是 TI 的第七代 DSP 產(chǎn)品之一，它具有優(yōu)化的 CPU 結(jié)構(gòu)，內(nèi)部有 1 個 40 位的算術(shù)邏輯單元（包括一個 40 位的桶式移位寄存器和 2 個獨(dú)立的 40 位累加器），一個 17×17 的乘法器和一個 40 位專用加法器，16K 字 RAM 空間和 4K×16bit ROM 空間。共 20 根地址線，可尋址 64K 字?jǐn)?shù)據(jù)區(qū)和 1M 字程序區(qū)，具有 64K I/O 空間。處理速度為 l00M IPS ，速度高、功耗低。

　　TMS320VC5402 采用修正的哈佛結(jié)構(gòu)和 8 總線結(jié)構(gòu)（4 條程序/數(shù)據(jù)總線和 4條地址總線），以提高運(yùn)算速度和靈活性。在嚴(yán)格的哈佛結(jié)構(gòu)中，程序存儲器和數(shù)據(jù)存儲器分別設(shè)在兩個存儲空間，這樣，就允許取址和執(zhí)行操作完全重疊。修正的哈佛結(jié)構(gòu)中，允許在程序和數(shù)據(jù)空間之間傳送數(shù)據(jù)，從而使處理器具有在單個周期內(nèi)同時執(zhí)行算術(shù)運(yùn)算、邏輯運(yùn)算、位操作、乘法累加運(yùn)算以及訪問程序和數(shù)據(jù)存儲器的強(qiáng)大功能。與修正的哈佛結(jié)構(gòu)相配合， TMS320VC5402 還采用了一個 6 級深度的指令流水線，每條流水線之間彼此獨(dú)立，在任何一個機(jī)器周期內(nèi)可以有 1 至 6 條不同的指令在同時工作，每條指令工作在不同的流水線上，使指令的執(zhí)行時間減小到最小和增大處理器的吞吐量。

　　TMS320VC5402 的硬件結(jié)構(gòu)具有硬件乘法器、8 總線結(jié)構(gòu)、功能強(qiáng)大的片內(nèi)存儲器配置和低功耗設(shè)計(jì)的特點(diǎn)。因此，可以進(jìn)行高速并行處理，同時，集成度高可節(jié)省硬件開銷，提高系統(tǒng)抗干擾性。它除了完成數(shù)字信號處理任務(wù)外，還可以兼顧通用單片機(jī)的操作任務(wù)，因此，它是集數(shù)字信號處理與通用控制電路于一體的多功能低功耗微處理器。

　　綜上所述 VC5402 的 CPU 結(jié)構(gòu)特征如下。

　　（1）具有高性能的改進(jìn)的哈佛總線結(jié)構(gòu)，即具有三條獨(dú)立的 16bit 數(shù)據(jù)存儲器總線和一條 16bit 的程序存儲器總線。

　?。?）具有一個 40bit 的算術(shù)邏輯單元，包括一個 40bit 的筒形移位器和兩個獨(dú)立的加法器。

　?。?）17×17bit 的并行乘法器與專用的 40bit 加法器相結(jié)合。

　?。?）具有專用于 Viter bi 蝶形算法的比較、選擇、和存儲單元（CSSU）。

　?。?）指數(shù)譯碼器可以在一個指令周期內(nèi)求一個 40bit 累加數(shù)的指數(shù)值，這里的指數(shù)定義為累加器中沒有數(shù)據(jù)占用的位數(shù)的個數(shù)減去 8。

　　（6）兩個地址發(fā)生器、八個輔助寄存器和兩個輔助寄存器算術(shù)單元（ARAU）。