FPGA 內(nèi)部時鐘處理的常見設計方法

　　前言： 目前的 fpga 功能越來越強大，在 FPGA 內(nèi)部對時鐘的處理使用比較普遍。其時鐘處理內(nèi)容根據(jù)不同的應用場合與不同的設計需求包含倍頻或者分頻。下面是比較常用的FPGA內(nèi)部實現(xiàn)時鐘處理的一些基本思想及經(jīng)驗與大家交流。希望與大家一起交流提高。這里主要以 Altera 的 FPGA 為例說明，對 Xilinx 的 FPGA 說明相對較少，需要的可以參見 Xilinx 的相關文檔。 1 倍頻時鐘的倍頻： 在 FPGA 內(nèi)部實現(xiàn)倍頻一般采用外部時鐘輸入根據(jù)項目不同的需要可以倍頻到不同的時鐘頻率（低時鐘速率到高速時鐘頻率）。 例如外部晶振輸入 27M，在 fpga 內(nèi)部倍頻至 54M，或者 81M，而不同的 FPGA 廠家實現(xiàn)的機制不盡相同。在 Xilinx 的 FPGA 內(nèi)部實現(xiàn)時直接調用 DCM（數(shù)字時鐘處理模塊）可以實現(xiàn)， 在 ISE 界面下可以直接實現(xiàn)。而 Altera 的 FPGA 內(nèi)部實現(xiàn)倍頻則需要內(nèi)部的 PLL，方法與步驟參考圖 1 與圖 2.客觀一點來講，PLL 的性能相對 DCM 有一定的優(yōu)勢，因為 PLL 是模擬鎖相環(huán)，而 Xilinx 的 DCM 采用的 DLL 為數(shù)字鎖相環(huán)。兩者的性能比較有興趣的可參考相關文檔。注：下面的 Megawizard 使用流程同樣適合其他的 Altera 的 Mega-core。這里可以根據(jù)用戶需求生成相應的 Mega-core，例如 RAM，F(xiàn)IFO 等。