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傳統(tǒng)數(shù)字自動(dòng)增益控制(AGC)電路采用模數(shù)轉(zhuǎn)換器（ADC）采集信號(hào)后進(jìn)行信號(hào)處理得到幅值信息實(shí)現(xiàn)自動(dòng)增益控制，此過程對(duì)采樣速率和算法要求較高。為降低對(duì)ADC采樣速率和后級(jí)信號(hào)處理算法要求，設(shè)計(jì)了一種采用高速比較器與數(shù)字器件（DAC+FPGA/CPLD）實(shí)現(xiàn)的峰值檢測(cè)電路，并將其應(yīng)用在中頻數(shù)字自動(dòng)增益控制電路中,電路可以在1 MHz至60 MHz對(duì)信號(hào)進(jìn)行自動(dòng)增益控制，將峰峰值穩(wěn)定在2±0.2 。
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