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根據(jù)實(shí)時信號處理的需求，提出了一種基于FPGA的512點(diǎn)流水線結(jié)構(gòu)快速傅里葉變換(FFT)的設(shè)計(jì)方案，采用4個蝶形單元并行處理，在Xilinx公司的Virtex7系列的FPGA上完成設(shè)計(jì)。處理器將基2算法與基4算法相結(jié)合，蝶形運(yùn)算時把乘法器IP核的旋轉(zhuǎn)因子輸入端固定為常數(shù)，而中間結(jié)果用FIFO緩存。采用硬件描述語言verilog完成設(shè)計(jì)，并進(jìn)行綜合、布局布線，測試結(jié)果與MATLAB仿真結(jié)果相吻合。
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