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綜合是前端模塊設(shè)計(jì)中的重要步驟之一，綜合的過程是將行為描述的電路、RTL 級(jí)的 電路轉(zhuǎn)換到門級(jí)的過程；Design Compiler 是 Synopsys 公司用于做電路綜合的核心工具，它 可以方便地將 HDL 語言描述的電路轉(zhuǎn)換到基于工藝庫的門級(jí)網(wǎng)表。本章將初步介紹綜合的 原理以及使用 Design Compiler 做電路綜合的全過程。
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