隨著硬件技術(shù)的大力發(fā)展和加工丁藝技術(shù)的不斷提升，芯片技術(shù)日益成熟，軟件無(wú)線電技術(shù)得到廣泛應(yīng)用和迅猛發(fā)展。無(wú)線電系統(tǒng)在整體體系結(jié)構(gòu)上發(fā)生了重大變化，正沿著綜合化、模塊化、通用化和智能化的方向快速推進(jìn)。無(wú)線電系統(tǒng)將模塊化、標(biāo)準(zhǔn)化的硬件構(gòu)成基本平臺(tái)，通過(guò)軟件加載技術(shù)來(lái)實(shí)現(xiàn)盡可能多的功能，為多種信號(hào)的功能綜合和互聯(lián)互通提供了技術(shù)保障。隨著模塊應(yīng)用靈活性要求的不斷增加，軟件維護(hù)及升級(jí)需求的日益迫切，給軟件加載技術(shù)提出了更高要求。本文提出了一種基于CPLD的多處理器遠(yuǎn)程加載管理設(shè)計(jì)應(yīng)用方案，系統(tǒng)實(shí)現(xiàn)了從遠(yuǎn)端下發(fā)命令字和更新數(shù)據(jù)即可完成模塊的程序更新升級(jí)和重新加載，實(shí)現(xiàn)軟件維護(hù)和模塊功能切換，滿足日益復(fù)雜的系統(tǒng)使用要求。
　　1 數(shù)字處理模塊
　　數(shù)字處理模塊主要完成基帶信號(hào)調(diào)制解調(diào)、RS編解碼算法實(shí)現(xiàn)、收發(fā)通道實(shí)時(shí)控制、導(dǎo)航算法實(shí)現(xiàn)、信息層的協(xié)議實(shí)現(xiàn)以及大量的數(shù)據(jù)融合算法實(shí)現(xiàn)等。硬件設(shè)計(jì)采用了FPGA+DSP的設(shè)計(jì)構(gòu)架，以1顆Altera公司的Stratix系列FPGA和4顆TI公司的DSP作為設(shè)計(jì)核心完成以上功能實(shí)現(xiàn)，框圖如圖1所示。系統(tǒng)要求數(shù)字處理模塊要適應(yīng)系統(tǒng)通用化和智能化的設(shè)計(jì)要求，具備遠(yuǎn)程自動(dòng)更新升級(jí)、加載等功能，為系統(tǒng)功能多樣化、維護(hù)簡(jiǎn)易化打下基礎(chǔ)。根據(jù)系統(tǒng)要求和模塊設(shè)計(jì)實(shí)際，結(jié)合CPLD芯片穩(wěn)定性高、設(shè)計(jì)靈活的自身特點(diǎn)，確定采用CPLD作為整個(gè)數(shù)字處理模塊的功能管理芯片，實(shí)現(xiàn)對(duì)整個(gè)處理模塊的電源管理、狀態(tài)檢測(cè)、上電復(fù)位管理、各DSP及FPGA的程序加載管理、遠(yuǎn)程更新等功能處理。
　　當(dāng)系統(tǒng)需要對(duì)本模塊的軟件進(jìn)行升級(jí)或者模塊功能重構(gòu)時(shí)，系統(tǒng)將更新命令字和更新內(nèi)容通過(guò)SEDERS總線下發(fā)至DSP4，再送入CPLD進(jìn)行解碼、識(shí)別分類，根據(jù)指令要求啟動(dòng)CPLD對(duì)FLASH中的相應(yīng)空間進(jìn)行擦除、更新操作。當(dāng)操作完成后，CPLD強(qiáng)行啟動(dòng)DSP或FPCA，重新加載FLASH中的程序，完成系統(tǒng)軟件升級(jí)或者模塊功能重構(gòu)任務(wù)。
　　
　　2 遠(yuǎn)程更新硬件實(shí)現(xiàn)
　　遠(yuǎn)程更新和加載就是系統(tǒng)具有從遠(yuǎn)端通過(guò)下發(fā)指令或參數(shù)對(duì)處理模塊中存儲(chǔ)的應(yīng)用程序進(jìn)行修改升級(jí)的功能，模塊內(nèi)部控制單元啟動(dòng)加載模塊，完成模塊功能重構(gòu)。反映到硬件功能就是主控芯片要具備擦除、讀寫模塊內(nèi)存儲(chǔ)芯片的功能，可以控制模塊內(nèi)的各處理器及可編程器件重新加載運(yùn)行新程序。數(shù)字處理模塊采用4顆DSP芯片和1顆FPGA來(lái)完成系統(tǒng)的數(shù)據(jù)處理任務(wù)，因此在系統(tǒng)升級(jí)時(shí)需要對(duì)4個(gè)處理器或部分處理器及FPCA的程序進(jìn)行更新并重新加載。所以主控芯片要具備擦除、讀寫各DSP和FPCA芯片掛接的FLASH芯片，并能對(duì)其完成程序加載。
　　硬件設(shè)計(jì)時(shí)FLASH芯片采用了集中式設(shè)計(jì)，多個(gè)DSP芯片和FPGA分段共享同一片大容量FLASH。共享存儲(chǔ)器有利于提高模塊可靠性、模塊小型化設(shè)計(jì)、有利于主控模塊對(duì)其操作控制，有效降低功能實(shí)現(xiàn)復(fù)雜度，也有利于擴(kuò)充模塊功能。一般FPGA設(shè)計(jì)多采用掛接與之匹配的FLASH芯片，這些專用存儲(chǔ)芯片不但具備專用接口與FPGA匹配，而且內(nèi)部嵌入了FPCA信息，硬件設(shè)計(jì)時(shí)只需要將FPCA設(shè)計(jì)成主動(dòng)加載模式即可。系統(tǒng)上電后FPGA將自動(dòng)識(shí)別存儲(chǔ)器并完成程序加載，整個(gè)過(guò)程不需要外部干預(yù)。但對(duì)于通用存儲(chǔ)芯片來(lái)說(shuō)FPGA是無(wú)法實(shí)現(xiàn)自動(dòng)加載的。而且這種遠(yuǎn)程控制也是要通過(guò)外部干預(yù)來(lái)實(shí)現(xiàn)的，所以FPGA只能設(shè)計(jì)為被動(dòng)模式，通過(guò)主控模塊完成加載過(guò)程。而ALTERA公司專門研發(fā)了一款MAXⅡ系列的CPLD來(lái)實(shí)現(xiàn)StratixⅢ系列FPGA的加載管理CPLD硬件框圖如圖2所示。