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      如何使用FPGA設(shè)計(jì)與實(shí)現(xiàn)一種全數(shù)字BPSK解調(diào)器

      2018-12-13 | rar | 0.34 MB | 次下載 | 免費(fèi)

      資料介紹

      　　介紹一種全數(shù)字BPSK 解調(diào)器的設(shè)計(jì)及FPGA 實(shí)現(xiàn)。該解調(diào)器采用前向開環(huán)的結(jié)構(gòu)實(shí)現(xiàn)載波同步，與傳統(tǒng)的閉環(huán)反饋結(jié)構(gòu)相比，該解調(diào)器具有同步速度快，載波頻差估計(jì)范圍大等優(yōu)點(diǎn)，尤其適合用于突發(fā)數(shù)字通信系統(tǒng)。測(cè)試結(jié)果表明，該解調(diào)器頻差估計(jì)范圍很大，可以達(dá)到符號(hào)速率的20%，抗噪聲性能非常好，解調(diào)性能與理論值相比，損失小于0.5dB。

      　　突發(fā)通信在衛(wèi)星通信中應(yīng)用較為廣泛，這類信號(hào)的特點(diǎn)是隨機(jī)發(fā)生，且持續(xù)時(shí)間較短，為了保證能夠在短時(shí)間內(nèi)捕獲到信號(hào)， 需要選擇合適的解調(diào)算法。傳統(tǒng)的解調(diào)器一般采用閉環(huán)算法， 但是閉環(huán)算法一般需較長(zhǎng)捕獲時(shí)間才能實(shí)現(xiàn)同步。近年來，開環(huán)算法開始被用載波同步， 這類算法能夠快速實(shí)現(xiàn)同步，比較適合突發(fā)通信。

      ?

      　　本文的目的是設(shè)計(jì)一個(gè)在FPGA 上實(shí)現(xiàn)的適用于突發(fā)通信的全數(shù)字BPSK 解調(diào)器，傳輸碼速率Rs 為7.8125bps，載波頻率fc 為8khz，要求能夠忍受的最大載波頻率不準(zhǔn)確度為2 10 4 c × ? f ，當(dāng) Eb/No=8dB 時(shí)，誤碼率不大于 10-3。

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