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三模冗余（TMR）技術(shù)是FPGA設計中最著名的錯誤掩蔽和單事件效應（SEE）保護技術(shù)之一。這些FPGA設計大多采用硬件描述語言，如Verilog和VHDL。TMR技術(shù)包括設計模塊的三倍化和為每個輸出端口添加多數(shù)表決電路。構(gòu)建這種三重化方案是一項非常重要的任務，需要花費大量的時間和精力來修改設計代碼。本文開發(fā)了RASP-TMR工具，該工具具有以可綜合的Verilog設計文件為輸入，對設計進行解析和三次復制的功能。該工具還生成了一個頂層模塊，其中所有三個模塊都被實例化，并最終添加了提議的多數(shù)投票電路。該工具以其圖形用戶界面在MATLAB中實現(xiàn)。該工具簡單、快速、用戶友好。該工具生成可綜合設計，便于用戶評估和驗證基于FPGA的系統(tǒng)的TMR設計。使用Xilinx ISE工具和ISim模擬器創(chuàng)建了一個仿真場景。在模擬過程中，對不同的故障模型進行了檢驗，如位翻轉(zhuǎn)和卡死在1/0。使用各種基準測試設計的結(jié)果表明，該工具生成了可綜合的代碼，并且所提出的多數(shù)投票邏輯完美地掩蓋了錯誤/失敗。故障注入；容錯；可靠性；單事件效應；三模冗余；Verilog-HDL
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