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      FPGA數(shù)字邏輯電路的設(shè)計(jì)與分析的基礎(chǔ)知識(shí)和工程文件免費(fèi)下載

      2020-12-10 | rar | 0.31 MB | 次下載 | 免費(fèi)

      資料介紹

      　　主要內(nèi)容：設(shè)計(jì)一個(gè)一位的全加器，從真值表開(kāi)始，介紹門級(jí)實(shí)現(xiàn)，然后形成電路圖，對(duì)功能進(jìn)行仿真驗(yàn)證，最后再用行為級(jí)描述實(shí)現(xiàn)全加器功能，二者形成對(duì)比。把 Verilog 代碼，硬件電路，仿真波形三者對(duì)應(yīng)起來(lái)。

      　　1．明確輸入、輸出接口

      　　加法器：即實(shí)現(xiàn)A+B=SUM。全加器不僅考慮本位計(jì)算結(jié)果是否有進(jìn)位Count，也要考慮上一位對(duì)本位的進(jìn)位 Cin。如下圖所示：

      　　因此，一位全加器共有 3 個(gè)輸入，2 個(gè)輸出，如果把它封裝成一個(gè)模塊，就是下圖所表現(xiàn)的形式

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