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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Xilinx FPGA輸入輸出延遲單元中動態(tài)延遲的調(diào)用教程

      Xilinx FPGA輸入輸出延遲單元中動態(tài)延遲的調(diào)用教程

      2020-12-29 | rar | 0.04 MB | 次下載 | 免費(fèi)

      資料介紹

      　　DATA_IN_FROM_PINS Input 來自外部IO數(shù)據(jù)輸入引腳

      　　DATA_IN_TO_DEVICE Output CLK_OUT同步后的輸出數(shù)據(jù)

      　　DELAY_BUSY Output IODELAY校準(zhǔn)和相位變化正在進(jìn)行忙信號

      　　DELAY_CLK Input FPGA內(nèi)部邏輯同步時鐘，可接CLK_OUT

      　　DELAY_DATA_CAL Input IODELAY相位校正信號

      　　DELAY_DATA_CE Input 相位增加（減少）使能信號

      　　DELAY_DATA_INC Input 相位增加（高）、減少（低）信號

      　　CLK_IN Input 外部時鐘輸入引腳

      　　CLK_OUT Output 時鐘輸出，用于FPGA內(nèi)部邏輯同步信號

      　　IO_RESET Input IO模塊復(fù)位信號，高電平有效

      　?。ㄔ贗SE中從Instantation template中例化會有一個CLK_RESET信號，但在實(shí)際IP核里并沒有連接該信號）

      　　對于動態(tài)相位調(diào)整，IP核要求上電時進(jìn)行相位校正，通過置位DELAY_DATA_CAL信號來進(jìn)行校正，要花費(fèi)12~20個全局時鐘周期，隨后緊跟一個IO_RESET信號才能夠?qū)⑿Ｕ递d入模塊。隨后需要周期性的進(jìn)行相位校正，但不再需要進(jìn)行復(fù)位處理。

      　　對于相位的調(diào)節(jié)，通過DELAY_DATA_CE與DELAY_DATA_INC進(jìn)行調(diào)節(jié)，調(diào)節(jié)后等待DELAY_BUSY信號復(fù)位后可進(jìn)行下一輪的調(diào)節(jié)。

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