FPGA開發(fā)過程中是免不了要用到移位寄存器的，傳統(tǒng)的移位寄存器是通過寄存器（或者叫觸發(fā)器）實現(xiàn)的，占用的是FPGA內(nèi)部的邏輯資源，當(dāng)要移位的次數(shù)過多時，自然會耗費更多資源。但是如果用LUT（look up table）查找表實現(xiàn)的話就很輕松了，LUT是通過提前存儲下一張真值表來實現(xiàn)邏輯運算的，所以非常節(jié)省邏輯資源。常用的移位寄存器SRL種類很多，這里以16bit的SRL16E為例，說一說怎么使用它。

　　SRL16E的例化原語如下，輸入是時鐘CLK，使能CE，D，和四位輸出位選擇控制地址A3A2A1A0，輸出是Q。首先要給出一個16bit的初始值，后面的移位就是按照時鐘節(jié)拍對初始進行操作的，以代碼為例，輸入是D（0），意味著這16個周期內(nèi)每個周期給序列最右邊增加一個0，相應(yīng)的每個周期對應(yīng)的序列最左邊的值也會被擠走。第0次移位得到0000000000001111，第二位是1，輸出Q就是1，第一次移位得到0000000000011110，第二位是1，輸出Q就是1，第二次移位得到0000000000111100，第二位是0，輸出Q就是0，以此類推，輸出依次是1，1，0，0，0，0，0，0，0，0，0，0，0，0，0，0，輸出第幾位由A3A2A1A0做地址控制（第二位輸出對應(yīng)0001），modelsim仿真示意圖如下：

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