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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>常用的差分邏輯電平詳細(xì)介紹

      常用的差分邏輯電平詳細(xì)介紹

      2021-01-06 | rar | 0.93 MB | 次下載 | 免費

      資料介紹

      　　本篇主要介紹常用的差分邏輯電平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。

      　　1、LVDS電平

      　　LVDS器件是近年來National Semiconductor公司發(fā)展的一種高速傳輸芯片，它的傳輸機制是把TTL邏輯電平轉(zhuǎn)換成低電壓差分信號，以便于高速傳輸。與傳統(tǒng)的ECL邏輯相比，它采用CMOS工藝，它的電壓擺幅更低，只有400mV，ECL為800mV，動態(tài)功耗更小，（輸出電流3~5mA）只有ECL電路的1/7（相同的數(shù)據(jù)傳輸量），低EMI，價格更低，因而具有很大的優(yōu)勢，從97-98年首先在歐洲開始得到應(yīng)用。

      　　ANSI/TIA/EIA-644是由TR30.2制定的，這個標(biāo)準(zhǔn)定義了收發(fā)器的輸入輸出阻抗，但是這僅僅是一個電氣特性標(biāo)準(zhǔn)。其并不包括功能性和協(xié)議規(guī)格，完全是應(yīng)用獨立的。

      　　ANSI/TIA/EIA-644打算通過使用別的協(xié)議來完善整個接口功能。這使的這個標(biāo)準(zhǔn)在很多方面便于實現(xiàn)。在標(biāo)準(zhǔn)中推薦的最大操作速率是655Mbps，理論最大使用速率是1.923Gbps。傳輸速率與使用的介質(zhì)損耗有關(guān)。這個標(biāo)準(zhǔn)同時也說明了最低的介質(zhì)要求、接收端的fail-safe電路、多路操作等。

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