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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>ALTERA系列的FPGA時序分析

      ALTERA系列的FPGA時序分析

      2021-01-08 | rar | 0.86 MB | 次下載 | 免費

      資料介紹

      　　一、基本時序路徑

      　　1.FPGA內(nèi)部來說，常見的基本時序路徑（即靜態(tài)時序分析對象）有以下四類：

      　?。?）內(nèi)部寄存器之間的時序路徑，即reg2reg

      　?。?）輸入引腳到內(nèi)部寄存器的時序路徑，即pin2reg

      　?。?）內(nèi)部寄存器到到輸引腳的時序路徑，即reg2pin

      　　（4）輸入引腳到輸出引腳的時序路徑，即pin2pin

      　　其中前三類路徑是和內(nèi)部寄存器reg和時鐘CLK有關(guān)的，因此還需關(guān)注內(nèi)部數(shù)據(jù)信號與時鐘鎖存沿的建立時間和保存時間（具體見時序分析一），而最后一類信號的傳輸通常不經(jīng)過時鐘，因此它的約束也相對簡單一些，一般直接約束pin2pin的延時值得范圍即可。（另有一種說法是以上的時序分析都是針對時鐘驅(qū)動的電路進行的，并且分析對象均為‘寄存器-寄存器對’，把引腳pin看作是在引腳外部虛擬一個寄存器做為分析對象，其實怎么看都行）

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