本文列數(shù)一下在vivado中可能用到的約束方法和面對timing問題的解決辦法。

　　（1）詳盡的時鐘約束

　　create_clock：和其他FPGA EDA tool一樣，在vivado中timing約束越全越好，越細(xì)越好，而place約束可以很粗略或者省略調(diào)。約束中最常用的語句就是create_clock了，用語法create_clock -name NAME -period PRERIOD get_ports{***}來定義FPGA的外部輸入時鐘源頭，這是FPGA所有MMCM或PLL的時鐘源，一般對其只有周期和引腳的約束，需要注意的是引腳最好采用FPGA的時鐘專用引腳，對xilinx 7系列FPGA來說就是有MRCC和SRCC屬性的引腳，這類引腳可以直接驅(qū)動BUFG，保證時鐘信號質(zhì)量，如果設(shè)計(jì)中不得已采用了一般的GPIO作為時鐘輸入引腳，在約束中最好加上CLOCK_DEDICADED_ROUTE的property約束，否則在place中可能因?yàn)锽UFG資源的互相擠壓報(bào)出error。

　　create_generated_clock：創(chuàng)建衍生時鐘的約束同樣非常常用，在FPGA中的design很少只工作在同一時鐘下，所以create_generated_clock經(jīng)常用于對MMCM或者PLL，甚至Flip-Flop分頻產(chǎn)生的時鐘增加約束，語法create_generated_clock -name NAME -divide_by DIVIDE -multiply_by MULTI -source SOURCE_CLOCK get_pins{***}，如果有相位差還要增加相位的參數(shù)， create_generated_clock很靈活，可以用rise和fall邊沿來定義時鐘，這樣可以定義占空比特殊的時鐘。

　　set_input_delay：對FPGA的input類型GPIO增加set_input_delay約束，語法set_input_delay -max MAX -clock get_clocks{***} get_ports{***}和set_input_delay -min MIN -clock get_clocks{***} get_ports{***}，通常min和max都要加的，這兩個delay參數(shù)來自于PCB走線。

　　set_output_delay：同樣的，對FPGA output類型的GPIO增加set_output_delay約束，語法也類似set_output_delay -max MAX -clock get_clocks{***} get_ports{***}和set_output_delay -min MIN -clock get_clocks{***} get_ports{***}。