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      使用FPGA實(shí)現(xiàn)800Mbps準(zhǔn)循環(huán)LDPC碼譯碼器的詳細(xì)資料說明

      2021-01-22 | rar | 0.56 MB | 次下載 | 免費(fèi)

      資料介紹

      　　本文提出了一種適用于準(zhǔn)循環(huán)低密度校驗(yàn)碼的低復(fù)雜度的高并行度譯碼器架構(gòu)。通常準(zhǔn)循環(huán)低密度校驗(yàn)碼不適于設(shè)計(jì)有效的高并行度高吞吐茸譯碼器。我們通過利用準(zhǔn)循環(huán)低密度校驗(yàn)碼的奇偶校驗(yàn)矩陣的結(jié)構(gòu)特點(diǎn)，將其轉(zhuǎn)化為塊準(zhǔn)循環(huán)結(jié)構(gòu)，從而能夠并行化處理譯碼算法的行與列操作。使用這個(gè)架構(gòu)，我們在Xilinx Virtex-5 LX330 FPGA上實(shí)現(xiàn)了（8176，7154）有限幾何LDPC碼的譯碼器，在15次迭代的條件下其譯碼吞吐量達(dá)到800Mbps。

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