隨著片上晶體管資源的增多和互連線延遲的加大,分片式多核微處理器已成為多核處理器設(shè)計的新方向.為了對這種新型處理器進(jìn)行體系結(jié)構(gòu)的深入研究和設(shè)計空間的探索,設(shè)計并實現(xiàn)了針對分片式多核處理器的用戶級多核性能模擬器.該多核模擬器在龍芯2號單處理器核的基礎(chǔ)上,完整地模擬了基于目錄的Cache一致性協(xié)議和存儲轉(zhuǎn)發(fā)式片上互聯(lián)網(wǎng)絡(luò)的結(jié)構(gòu)模型,詳細(xì)地刻畫了由于系統(tǒng)亂序處理各種請求應(yīng)答和請求之間的沖突而造成的時序特性,可以通過運行各種串行或并行的工作負(fù)載對多核處理器的各種重要性能指標(biāo)加以評估,為多核處理器的結(jié)構(gòu)設(shè)計提供了快速、靈活、高效的研究平臺.

片上多核微處理器(single-chip multiprocessor,簡稱CMP)的結(jié)構(gòu)設(shè)計能夠有效地利用日益增多的片上晶體管資源,它通過在單芯片上使用多個處理器核運行并發(fā)的線程來充分利用程序的并行性,可在不提高頻率和功耗的基礎(chǔ)上顯著提高處理器的性能.由于受到頻率和功耗的限制,工業(yè)界相繼將高性能處理器的設(shè)計方向轉(zhuǎn)向片上多核的處理器設(shè)計[1?3].
現(xiàn)有的CMP設(shè)計大多數(shù)采用集中式的多核處理器結(jié)構(gòu),在這種結(jié)構(gòu)設(shè)計中,每個處理器核擁有私有的一級Cache,多個處理器核通過交叉開關(guān)或共享總線共享二級Cache,其優(yōu)點在于結(jié)構(gòu)設(shè)計比較簡單,容易實現(xiàn);缺點在于處理器核與二級Cache的數(shù)據(jù)交換是集中式的,容易成為瓶頸,造成數(shù)據(jù)通路的阻塞[4].在未來的CMP設(shè)計中,隨著處理器核數(shù)目、二級Cache容量以及片上連線延遲的增大,這種集中式共享的多核結(jié)構(gòu)將不再適用,而必須采用新型的多核結(jié)構(gòu).以RAW(the raw architecture workstation)[5]和TRIPS(the tera-op,realible,intelligently adaptive processing system)[6]為代表的分片式CMP結(jié)構(gòu)可以很好地解決上述問題.分片式CMP的結(jié)構(gòu)如圖1所示(P為包含一級Cache的處理器核,L2為二級Cache塊,R為片上互聯(lián)網(wǎng)絡(luò)中的Router,該圖中的片上互聯(lián)網(wǎng)絡(luò)為二維Mesh的結(jié)構(gòu)).