第一部分：供電電路原理

供電部分原理圖如圖1-1所示：

圖1-1

從圖1-1中可知道供電有+5V、+3.3V、+1.5V三種，其中每個電源均有0.1μF的旁路電容，將電源中的高頻串?dāng)_旁路到地，防止高頻信號通過電源串?dāng)_到其它模塊中。同時還能將電源本身的工頻干擾濾除。

值得注意的是：在布線的時候，經(jīng)退藕電容退藕后的電源輸出點應(yīng)該盡量緊靠芯片的電源引腳進行供電，過長的引線有可能重新變成干擾接收天線，導(dǎo)致退藕效果消失。如果無法讓每個退藕后的電源輸出點均緊靠芯片的電源引腳，那么可以采用分別退藕的方法，即分別盡量緊靠每個芯片的電源引腳點接入退藕電容進行退藕，這也解釋了為什么圖1-1的3.3V電源有兩個退藕輸出點。

第二部分：電機驅(qū)動電路原理

電機驅(qū)動電路原理如圖2-1所示：

圖2-1

圖2-1中Header 4X2為4排2列插針，F(xiàn)M0~3為FPGA芯片I/O輸出口，加入的插針給予一個可動的機制，在需要使用時才用跳線帽進行相連，提高I/O口的使用效率。

RES5是五端口排阻，內(nèi)部集成了4個等阻值且一端公共連接的電阻，PIN 1是公共端，PIN2~5為排阻的輸出端，排阻原理圖如圖2-2所示：

圖2-2

該排阻公共端接電源，即上拉電阻形式，作用是增強FPGA芯片I/O口（以下簡稱I/O口）的驅(qū)動能力，實際上就是增加I/O輸出高電平時輸出電流的大小。當(dāng)I/O輸出高電平時，+5V電源經(jīng)排阻與IN1~4相連，相當(dāng)于為I/O提供一個額外的電流輸出源，從而提高驅(qū)動能力。當(dāng)I/O輸出低電平時，可將I/O近似看做接地，而IN1~4因與I/O由導(dǎo)線直接相連，因此直接接受了I/O的低電平輸出信號。此時，+5V電源經(jīng)排阻R、I/O內(nèi)部電路（電阻近似為零）后接地，因此該路的電流不能大于I/O的拉電流（Ii）最大值，有公式2-1：

由公式2-2可以得出排阻的取值范圍。

該上拉電阻除了提高驅(qū)動能力外，還有一個作用，就是進行電平轉(zhuǎn)換。經(jīng)查，ULN2003的接口邏輯為：5V-TTL, 5V-CMOS邏輯。而在3.3V供電的情況下，I/O口可以提供3.3V-LVTTL，3.3V-LVCMOS，3.3V-PCI和SSTL-3接口邏輯電平。因此，需要外接5V的上拉電阻將I/O電平規(guī)格變成5V電平邏輯。

芯片ULN2003內(nèi)部集成7組達林頓管，專門用于提高驅(qū)動電流，芯片引腳間邏輯如圖2-3所示：

圖2-3

圖2-4

由于I/O電流遠遠不足以驅(qū)動電機，因此需要外接該芯片驅(qū)動電機，ULN2003內(nèi)部集成的達林頓管電路如圖2-4所示。達林頓管的形式具有將弱點信號轉(zhuǎn)化成強電信號的特點，I/O電平邏輯從PIN IN輸入，通過達林頓管控制PIN 9(COMMON)端輸入的強電信號按照I/O信號規(guī)律變化。值得注意的是：ULN2003輸出邏輯將與輸入邏輯相反，編程時應(yīng)該注意該特點。

RES6是六端口排阻，內(nèi)部集成了5個等阻值且一端公共連接的電阻，PIN 1是公共端，PIN2~6為排阻的輸出端，原理圖與接法說明可參考上述圖2-2，排阻取值范圍計算參見公式2-2，此處不再贅述。值得注意的是：RES6的PIN 1與PIN 2相連，是因為多出了一個不使用的電阻，為了避免PIN 2懸空，因此將PIN 2與PIN 1（公共端）相連，即PIN 2對應(yīng)的電阻被短路，從而既避免的懸空的引腳，又能使該電阻失效。

第三部分：電機指示燈電路原理

電機指示燈電路如圖3-1所示：

圖3-1

電機部分指示燈用于指示各路信號的邏輯電平狀態(tài)，其中R106~109為限流電阻，防止發(fā)光二極管因電流過大燒毀。值得注意的是：該指示燈的發(fā)光二極管接成共陽極，由M0~3信號端口產(chǎn)生低電平點亮對應(yīng)的二極管，而ULN2003的OUT與IN邏輯電平相反，因此對于I/O口FM0~3來說，輸出高電平就能點亮對應(yīng)的發(fā)光二極管，例如：FM0輸出高電平，則對應(yīng)LD17點亮，編程時應(yīng)注意此電路將I/O實際邏輯反相了兩次，對應(yīng)關(guān)系為I/O口輸出哪路高電平則對應(yīng)點亮哪路指示燈。

第四部分：時鐘電路原理

時鐘電路如圖4-1所示：

圖4-1

采用50Mhz有源晶振產(chǎn)生時鐘信號，接法采用有源晶振的典型接法：PIN 1懸空，PIN 2接地，PIN 3輸出時鐘信號，PIN 4接電源。由于FPGA的I/O供電為3.3V，而時鐘電路產(chǎn)生的時鐘信號要由I/O口接收，因此時鐘信號最大值不能超過3.3V，故時鐘電路電源采用3.3V供電。

第五部分：FPGA部分電路原理

FPGA部分電路原理圖如圖5-1所示：

圖5-1

Header 18X2為18排2列排陣，兩組排陣分別與PIN口、3.3V電源、數(shù)字地相連，提供了可動的機制，使得PIN口可根據(jù)需要用排線與目標相連，打到信號傳輸?shù)哪康?。?.3V電源以及數(shù)字地針口則可以根據(jù)需要，用排線為目標提供邏輯高電平或邏輯低電平。

U21D為FPGA芯片的時鐘信號接收部分，通過網(wǎng)絡(luò)標號“CLK0~3”與對應(yīng)的時鐘信號端口相連。

U21C為FPGA芯片的供電及接地部分，含有“GND”字樣的是“地”端口，與數(shù)字地相連，VCCIO1~4為I/O口供電端口，采用3.3V電源供電，通過網(wǎng)絡(luò)標號“+3.3V”與3.3V電源端口相連。VCCA_PLL1、VCCA_PLL2、VCCINT為內(nèi)部運算器和輸入緩沖區(qū)的供電端口，采用1.5V電源供電，通過網(wǎng)絡(luò)標號“+1.5V”與1.5V電源端口相連。

U21B為JTAG與AS下載部分，TMS、TCK、TD1、TD0分別為JATAG下載方式的模式選擇端、時鐘信號端、數(shù)據(jù)輸入端、數(shù)據(jù)輸出端。DATA0為AS下載的數(shù)據(jù)端口，MSEL0、MSEL1、nCE、nCEO、CONF_ DONE、nCONFIG、nSTATUS端口按照典型接法相連。值得注意的是：無論AS還是JTAG都是通過JTAG標準通訊，AS下載一般是下載POF到PROM（flash）里，重新上電仍然可以加載，JTAG下載是通過JTAG口將sof文件直接下載到FPGA內(nèi)，一般是臨時調(diào)試用的，掉電就丟失了。

U22是電可擦除ROM，用于存放AS下載后的數(shù)據(jù)，使得FPGA的程序段掉電也能得以保存，DATA端是數(shù)據(jù)讀取端，用于讀取ROM內(nèi)數(shù)據(jù)。DCLK為時鐘端口，用于接收時鐘信號進行同步傳輸。nCS是片選端口，用于接收片選信號表示對該芯片進行通訊。ASDI為AS下載數(shù)據(jù)輸入端，用于接收AS下載數(shù)據(jù)。VCC與GND分別為電源端口與地端口，分別接3.3V與數(shù)字地。