音頻串行接口（ASI）提供了一種在處理器之間傳輸非緩沖音頻數(shù)據(jù)的方法和/或音頻轉(zhuǎn)換器。這些數(shù)據(jù)通常編碼PCM二進制補碼格式，雖然其他形式的變化，可以實現(xiàn)壓縮的低數(shù)據(jù)率傳輸。音頻基于∑-Δ轉(zhuǎn)換器（ΔΣ）架構(gòu)需要一個主時鐘在運比目標采樣速率快得多。雖然有幾種方法來獲得這個主人時鐘，必須小心，以確保這個時鐘不會漂移的ASI。本報告討論了幾種配置，防止這種情況。

　　介紹

　　每個系統(tǒng)有不同的要求，當(dāng)涉及到接口的音頻編解碼器ASI。最常見的配置是主和從模式。當(dāng)音頻編解碼器ASI配置在主模式，它的位時鐘（BCLK）和字時鐘（WCLK）輸出引腳。在從模式下，總線時鐘和對編解碼器的ASI輸入WCLK。這種關(guān)系看起來很簡單。然而，必須小心當(dāng)我被配置在主從模式確保摧毀過采樣數(shù)據(jù)總是在正確的目標率時間槽。

　　如果主時鐘是一個自由運行的時鐘，它被饋送到一個轉(zhuǎn)換器，它不會被頻率鎖定到幀時鐘（WCLK）一個獨立的ASI。任何偏離理想最終會導(dǎo)致跳過或重復(fù)抽樣（假設(shè)體系結(jié)構(gòu)重復(fù)樣本）。例如，如果主機處理器提供了一個理想的48 kHz的WCLK相對于絕對時間，其各自的理想主時鐘可以正（128●WCLK）= 6.144 MHz。如果一個非理想晶體的主時鐘直接提供給轉(zhuǎn)換器調(diào)制器與0.001%的錯誤，這個時鐘可能會導(dǎo)致6.14393856兆赫。最終這個慢時鐘將導(dǎo)致重復(fù)采樣的ASI總線。當(dāng)然，沒有理想這樣的東西主或ASI時鐘。

　　圖1說明了一個簡化的情況下，其中一個假設(shè)的模擬-數(shù)字轉(zhuǎn)換器（ADC）在奈奎斯特頻率（用于簡化目的）在ASI總線上的重復(fù)樣本的結(jié)果。在這舉例來說，假設(shè)轉(zhuǎn)換器理想地交出其數(shù)據(jù)的中間幀上的下降主時鐘的邊緣。這些數(shù)據(jù)應(yīng)該準備在下一個開始轉(zhuǎn)移框架。如圖1所示，主時鐘實際上比理想慢。這個配置會最終漂移足夠的時鐘（相對于ASI幀），以便將有一幀，將不能接收新的數(shù)據(jù)（如在3幀#結(jié)束）。