信號(hào)完整性（SI）問題解決得越早，設(shè)計(jì)的效率就越高，從而可避免在電路板設(shè)計(jì)完成之后才增加端接器件。SI設(shè)計(jì)規(guī)劃的工具和資源不少，本文探索信號(hào)完整性的核心議題以及解決SI問題的幾種方法，在此忽略設(shè)計(jì)過程的技術(shù)細(xì)節(jié)。

　　1、SI問題的提出

　　隨著IC輸出開關(guān)速度的提高，不管信號(hào)周期如何，幾乎所有設(shè)計(jì)都遇到了信號(hào)完整性問題。即使過去你沒有遇到SI問題，但是隨著電路工作頻率的提高，今后一定會(huì)遇到信號(hào)完整性問題。信號(hào)完整性問題主要指信號(hào)的過沖和阻尼振蕩現(xiàn)象，它們主要是IC驅(qū)動(dòng)幅度和跳變時(shí)間的函數(shù)。也就是說，即使布線拓?fù)浣Y(jié)構(gòu)沒有變化，只要芯片速度變得足夠快，現(xiàn)有設(shè)計(jì)也將處于臨界狀態(tài)或者停止工作。我們用兩個(gè)實(shí)例來說明信號(hào)完整性設(shè)計(jì)是不可避免的。實(shí)例之一︰在通信領(lǐng)域，前沿的電信公司正為語音和數(shù)據(jù)交換生產(chǎn)高速電路板（高于500MHz），此時(shí)成本并不特別重要，因而可以盡量采用多層板。這樣的電路板可以實(shí)現(xiàn)充分接地并容易構(gòu)成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設(shè)計(jì)必須正確，不能處于臨界狀態(tài)。 SI和EMC專家在布線之前要進(jìn)行仿真和計(jì)算，然后，電路板設(shè)計(jì)就可以遵循一系列非常嚴(yán)格的設(shè)計(jì)規(guī)則，在有疑問的地方，可以增加端接器件，從而獲得盡可能多的SI安全裕量。電路板實(shí)際工作過程中，總會(huì)出現(xiàn)一些問題，為此，通過采用可控阻抗端接線，可以避免出現(xiàn)SI問題。簡(jiǎn)而言之，超標(biāo)準(zhǔn)設(shè)計(jì)可以解決SI問題。實(shí)例之二︰從成本上考慮，電路板通常限制在四層以內(nèi)（里面兩層分別是電源層和接地層）。這極大限制了阻抗控制的作用。此外，布線層少將加劇串?dāng)_，同時(shí)信號(hào)線間距還必須最小以布放更多的印制線。另一方面，設(shè)計(jì)工程師必須采用最新和最好的 CPU、內(nèi)存和視頻總線設(shè)計(jì)，這些設(shè)計(jì)就必須考慮SI問題。關(guān)于布線、拓?fù)浣Y(jié)構(gòu)和端接方式，工程師通?？梢詮腃PU制造商那里獲得大量建議，然而，這些設(shè)計(jì)指南還有必要與制造過程結(jié)合起來。在很大程度上，電路板設(shè)計(jì)師的工作比電信設(shè)計(jì)師的工作要困難，因?yàn)樵黾幼杩箍刂坪投私悠骷目臻g很小。此時(shí)要充分研究并解決那些不完整的信號(hào)，同時(shí)確保產(chǎn)品的設(shè)計(jì)期限。下面介紹設(shè)計(jì)過程通用的SI設(shè)計(jì)準(zhǔn)則。

　　2、設(shè)計(jì)前的準(zhǔn)備工作

　　在設(shè)計(jì)開始之前，必須先行思考并確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預(yù)先進(jìn)行調(diào)研以形成規(guī)劃或者設(shè)計(jì)準(zhǔn)則，從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的SI問題、串?dāng)_或者時(shí)序問題。有些設(shè)計(jì)準(zhǔn)則可以由IC制造商提供，然而，芯片供貨商提供的準(zhǔn)則（或者你自己設(shè)計(jì)的準(zhǔn)則）存在一定的局限性，按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不了滿足SI要求的電路板。如果設(shè)計(jì)規(guī)則很容易，也就不需要設(shè)計(jì)工程師了。在實(shí)際布線之前，首先要解決下列問題，在多數(shù)情況下，這些問題會(huì)影響你正在設(shè)計(jì)（或者正在考慮設(shè)計(jì)）的電路板，如果電路板的數(shù)量很大，這項(xiàng)工作就是有價(jià)值的。

　　不同的驅(qū)動(dòng)技術(shù)適于不同的任務(wù)。信號(hào)是點(diǎn)對(duì)點(diǎn)的還是一點(diǎn)對(duì)多抽頭的？信號(hào)是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和噪聲裕量是多少？作為信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號(hào)完整性越好。50MHz時(shí)鐘采用500ps上升時(shí)間是沒有理由的。一個(gè)2-3ns的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換（SSO）和電磁兼容（EMC）等問題。在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動(dòng)技術(shù)的優(yōu)越性。采用這些定制或者半定制器件，你就有很大的余地選定驅(qū)動(dòng)幅度和速度。設(shè)計(jì)初期，要滿足FPGA或ASIC設(shè)計(jì)時(shí)間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。在這個(gè)設(shè)計(jì)階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個(gè)SI仿真程序和相應(yīng)的仿真模型（可能是IBIS模型）。最后，在預(yù)布線和布線階段你應(yīng)該建立一系列設(shè)計(jì)指南，它們包括︰目標(biāo)層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。