如何降低芯片功耗目前已經(jīng)成為半導體產(chǎn)業(yè)的熱點問題。過去，對于集成器件制造商（IDM）來說，最直接的作法就是通過先進的制程工藝和材料比如低K介質(zhì)來解決，低功率設計可以通過將自己設計團隊的技能和經(jīng)驗進行結(jié)合而實現(xiàn)。然而，當進入90nm后，漏電流問題日益凸現(xiàn)，CMOS靜態(tài)功耗驟增，功率管理開始成為一個重要的考慮因素。這種情況在 65nm與45nm以下將更為嚴重，因為工藝節(jié)點的不斷縮減導致柵極氧化層厚度越來越薄，柵極泄漏呈指數(shù)增長，最終動態(tài)功耗等于亞閾值泄漏電流，也等于柵極泄漏電流。這就迫使業(yè)界必須從IC的設計端就開始采用低功耗設計技術。為了應對這些挑戰(zhàn)，設計工程師們開始提倡采用復雜的時鐘門電路開關方案，從而減少了不必要的門電路開關操作。如今，為了滿足功率方面的目標，設計人員運用了各種先進的低功率設計技巧，包括多閾值設計、多電壓設計、動態(tài)頻率電壓縮放（DVFS）、時鐘門控、可感知功耗的內(nèi)存以及功率門控等等。在設計早期進行有效的功率評估毋庸置疑，在產(chǎn)品成功因素中，面市時間是重要因素之一，有時甚至決定著產(chǎn)品的成敗。因此在設計早期解決潛在低功耗問題對于提高生產(chǎn)率是至關重要的。 Synopsys公司資深顧問工程師李昂表示，在設計早期（即系統(tǒng)架構階段）評估系統(tǒng)層面低功耗的策略和代價對于后面的實現(xiàn)非常重要。在這階段評估的低功耗策略主要應注意的方面包括：系統(tǒng)軟硬件的劃分、是否采用多電壓（multi-voltage）、是否采用電源關斷（multi-supply）、采用片上還是片外電源管理、低功耗IP的選擇等。在這階段的評估，一方面是通過對過往系統(tǒng)的評估經(jīng)驗，一方面可以通過快速原型設計，通過Eclypse系統(tǒng)對設計原型進行功耗估算，以評價設計的代價和功耗節(jié)省的效果。 Cadence公司高級技術主管Brad Miller也表達了相同的觀點。他表示，以下五個方面將確保設計者高效而精確的達到他們的目標：1、確定設計中耗費功率的元器件；2、采用精確的開關行為數(shù)據(jù)；3、生成開關行為時考慮仿真模式；4、采用精確的線路模型；5、采用表示最壞情況功率的庫。