在傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計中，手工設(shè)計占了較大的比例。一般先按電子系統(tǒng)的具體功能要求進行功能劃分，然后將每個電子模塊畫出真值表，用卡諾圖進行手工邏輯簡化，寫出布爾表達式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計電路板，最后進行實測與調(diào)試。手工設(shè)計方法主要有以下缺點：復(fù)雜電路的設(shè)計、調(diào)試十分困難;由于無法進行硬件系統(tǒng)功能仿真，如果某一過程存在錯誤，查找和修改十分不便;設(shè)計過程中產(chǎn)生大量文檔，不易管理;對于 IC 設(shè)計而言，設(shè)計實現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差;只有在設(shè)計出樣機或生產(chǎn)出芯片后才能進行實測。與之相比，EDA 技術(shù)的優(yōu)勢則顯而易見。 1. 用 HDL 對數(shù)字電子系統(tǒng)進行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計的各個階段、各個層次進行計算機模擬驗證，保證設(shè)計過程的正確性，可以大大降低設(shè)計成本，縮短設(shè)計周期。 2.EDA 工具之所以能夠完成各種自動設(shè)計過程，關(guān)鍵是有各類庫的支持，如邏輯仿真時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。 3. 某些 HDL 語言也是文檔型的語言（如 VHDL），極大地簡化設(shè)計文檔的管理。 4.EDA 技術(shù)中最為令人矚目的功能，即最具現(xiàn)代電子設(shè)計技術(shù)特征的功能是日益強大的邏輯設(shè)計仿真測試技術(shù)。這極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。 5. 傳統(tǒng)的電子設(shè)計方法至今沒有任何標準規(guī)范加以約束，因此，設(shè)計效率低，系統(tǒng)性能差，開發(fā)成本高，市場競爭能力小。 EDA 技術(shù)的設(shè)計語言是標準化的，不會由于設(shè)計對象的不同而改變;它的開發(fā)工具是規(guī)范化的，EDA 軟件平臺支持任何標準化的設(shè)計語言;它的設(shè)計成果是通用性的，IP 核具有規(guī)范的接口協(xié)議。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。 6.EDA 技術(shù)最大的優(yōu)勢就是能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。 7.EDA 不但在整個設(shè)計流程上充分利用計算機的自動設(shè)計能力，在各個設(shè)計層次上利用計算機完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機對硬件系統(tǒng)進行完整的測試。而傳統(tǒng)的設(shè)計方法，如單片機仿真器的使用僅僅只能在最后完成的系統(tǒng)上進行局部的軟件仿真調(diào)試，在整個設(shè)計的中間過程是無能為力的。四、電子設(shè)計自動化技術(shù)的展望目前，現(xiàn)代集成電路技術(shù)的發(fā)展使以現(xiàn)場可編程門陣列為代表的大容量可編程邏輯器件的等效門數(shù)迅速提高，其規(guī)模直逼標準門陣列，達到了系統(tǒng)集成的水平。特別是進入 20 世紀 90 年代后，隨著 CPLD、FPGA 等現(xiàn)場可編程邏輯器件的逐漸興起，VHDL、 Verilog 等通用性好、移植性強的硬件描述語言的普及，ASIC 技術(shù)的不斷完善，EDA 技術(shù)在現(xiàn)代數(shù)字系統(tǒng)和微電子技術(shù)應(yīng)用中起著越來越重要的作用。從通常意義上來說，現(xiàn)代電子系統(tǒng)的設(shè)計已經(jīng)再也離不開 EDA 技術(shù)的幫助了。

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