描述

設(shè)計(jì)一個(gè)簡(jiǎn)單的 SOC

介紹

片上系統(tǒng)是當(dāng)今計(jì)算生態(tài)系統(tǒng)不可或缺的一部分。他們正在尋找進(jìn)入許多應(yīng)用程序的方式，并且非常有效。因此，該項(xiàng)目將幫助您設(shè)計(jì)和實(shí)現(xiàn)您自己的 SOC。

如何開始？

先決條件 - AMBA AHB Lite 協(xié)議、Xilinx FPGA 套件、Verilog HDL。

主意

眾所周知，第一個(gè) hello world 介紹性項(xiàng)目始終是 LED 閃爍，我們也將這樣做。在這個(gè)項(xiàng)目中，我們將使用 ARM Cortex - M0 設(shè)計(jì)啟動(dòng)評(píng)估 IP 設(shè)計(jì)一個(gè) SOC，并將實(shí)現(xiàn)一個(gè) GPIO 輸出寄存器，我們將使用它來(lái)切換 FPGA 套件 (ARTY-A7) 上的 LED。

難度級(jí)別：中級(jí)

指示

1. 將存儲(chǔ)庫(kù)克隆到本地系統(tǒng)

2. 創(chuàng)建一個(gè)新的 vivardo 項(xiàng)目并選擇 RTL 設(shè)計(jì)選項(xiàng)。

3. 將所有 Verilog 文件添加到項(xiàng)目中。

4. 根據(jù)您的 FPGA 套件添加約束文件。(ARTY - A7)

5.運(yùn)行Synthesis，implementation，最后生成bitstream文件。

6. 將其上傳到 FPGA 套件。

筆記（***）：

1) 如果您有一個(gè) ARTY-A7 {35T} FPGA 套件，GitHub 存儲(chǔ)庫(kù)包含比特流文件。所以，你可以上傳它并查看結(jié)果。

2）存儲(chǔ)庫(kù)中的所有代碼都已注釋并且易于理解。

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