描述

介紹

借助Vitis 高層次綜合 (HLS) ，FPGA 的一般開發(fā)時間可以大大縮短。

在此項目中，將展示如何使用 HLS 加速 FPGA 上的 FIR 濾波器。

在之前關(guān)于使用 HLS 運行簡單神經(jīng)網(wǎng)絡(luò)的博客文章中，展示了使用 Pynq 的 KV260 的設(shè)置過程。

所有數(shù)據(jù)和預(yù)建硬件都在隨附的GitHub 存儲庫中

基礎(chǔ)知識

在數(shù)字信號處理中，有限脈沖響應(yīng) (FIR) 濾波器對任何給定的有限輸入信號都有有限響應(yīng)。FIR 濾波器由抽頭延遲線構(gòu)成，用于將輸入信號延遲給定數(shù)量的抽頭 ( N )。z^{-1} 是Z 變換的延遲運算符

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濾波器系數(shù)可以排列在脈沖響應(yīng)向量中。

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輸出信號可以用

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或短

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這與輸入信號與脈沖響應(yīng)的卷積相同

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對于濾波器設(shè)計，使用了關(guān)于使用 python 進行低通 FIR 濾波器設(shè)計的 Scipy Cookbook 。

過濾器設(shè)計有具有以下特性的凱撒窗：

• 10 Hz 的截止頻率 ( f_c )
• 5 Hz 的過渡寬度 ( Δf )
• 60 dB 的阻帶紋波 (A_stop)

帶 Kaiser 窗口的過濾器設(shè)計。自己的演講，靈感來自標(biāo)題={信號處理導(dǎo)論}，出版商={Prentice Hall}，作者={Orfanidis, Sophocles J.}，年份={1998}

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該食譜已針對該項目進行了改編fir.py

系數(shù)：

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頻率響應(yīng)：

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過濾后的信號：

最后的圖顯示了原始信號（細藍線）、濾波信號（通過適當(dāng)?shù)南辔谎舆t移動以與原始信號對齊；細紅線）和濾波信號的“好”部分（粗綠線） . “好的部分”是信號中不受初始條件影響的部分。

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在食譜中，scipy 函數(shù)scipy.signal.lfilter()用于過濾信號。一個純的和非優(yōu)化的 python（使用 NumPy）實現(xiàn)看起來像：

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高級合成

對于 HLS 部分，我們使用 74 抽頭濾波器過濾長度為 1024 的信號。在沒有并行性的情況下，我們需要大約 75k 個周期來過濾信號。

HLS中的 C++ 代碼fir.cpp看起來與 Python 代碼非常相似。通過一些代碼提升技術(shù)（將i = 0時的代碼放在for 循環(huán)之外），HLS 可以流水線化最外層的循環(huán)。如果流水線循環(huán)包含更多循環(huán)，它們將自動展開。

Python 腳本fir.py將計算出的抽頭系數(shù)寫入 C++ 頭文件。出于調(diào)試目的，測試信號和預(yù)期響應(yīng)也寫入fir.h頭文件中。

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在綜合后報告中，我們看到相當(dāng)大的開銷，因為即使循環(huán)是流水線，它也需要 1345 個周期來過濾長度為 1024 的信號。這是由于昂貴的浮點運算。

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為避免浮點運算，可以使用Vitis HLS 的定點包。為了不在 Python 中使用定點（為了與 Pynq 通信），函數(shù)的輸入和輸出仍然是 float。輸入和輸出必須進行相應(yīng)的類型轉(zhuǎn)換。在這個項目中，使用了 32 位的字寬和 1 位的整數(shù)寬度。

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正如報告中所見，開銷幾乎消失，1058 個周期確實接近了 1024 個周期的最佳延遲。

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Vitis HLS 和 Vivado

與上一篇博文一樣，使用 Vitis HLS 和 Vivado 生成硬件。時鐘頻率使用100MHz，之后可以在Pynq中超頻。

Pynq

Pynq 代碼 ( fir.ipynb) 與之前的博文非常相似。系統(tǒng)可超頻至 250 MHz

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對于普通的 Python 實現(xiàn)，已經(jīng)實現(xiàn)了 3160 倍的巨大性能提升。為了與scipy (lib) 的 lfilter()進行比較，可以實現(xiàn) 6.7 倍的性能提升。