描述

這是一個(gè)由 5 部分組成的博客，以下是鏈接：

第 1 部分：FPGA 基礎(chǔ)知識(shí)

第 2 部分：在 Spartan 6 FPGA 上使用 Xilinx ISE 的組合邏輯

第 3 部分：在 Cyclone-IV FPGA 上使用 Quartus Prime 的順序邏輯

第 4 部分：在 Artix-7 FPGA 上使用 Vivado 的組合邏輯與順序邏輯

第 5 部分：最終項(xiàng)目 - DE0 Nano 開(kāi)發(fā)板上的 Pong 游戲

本博客介紹了在 Spartan-6 FPGA 上從頭開(kāi)始實(shí)現(xiàn)全加器，并概述了 Verilog HDL 編程風(fēng)格。

FPGA設(shè)計(jì)流程：

我們來(lái)看第一步

1. 設(shè)計(jì)作品：

FPGA 設(shè)計(jì)輸入可以通過(guò)兩種方式完成，或者通過(guò)代表硬件描述語(yǔ)言的 HDL - 這是最常見(jiàn)的方法，或者通過(guò)原理圖輸入，其中可以拖放并將各種塊連接在一起或集成兩者。

我們將通過(guò)探索賽靈思 ISE 來(lái)討論設(shè)計(jì)條目！

Xilinx ISE 入門(mén)：

全加器電路（邏輯）

該電路的功能非常簡(jiǎn)單，它增加了 3 位并給出了和和進(jìn)位輸出。

全加器真值表：

什么是組合邏輯？

組合邏輯是一種由布爾電路實(shí)現(xiàn)的數(shù)字邏輯，其中輸出僅是當(dāng)前輸入的純函數(shù)，電路不包含任何存儲(chǔ)元件。

硬件描述語(yǔ)言 (HDL)：

有很多 HDL，其中一些非常常用的 HDL 是 Verilog、VHDL、SystemVerilog。幾乎所有 FPGA 供應(yīng)商都支持這些 HDL 進(jìn)行綜合。

讓我們?cè)谶@個(gè)博客中談?wù)?Verilog。Verilog中有3種建模風(fēng)格。

a) 結(jié)構(gòu)：用門(mén)來(lái)描述邏輯電路的結(jié)構(gòu)，有時(shí)也稱為門(mén)級(jí)建模。

b) 數(shù)據(jù)流：數(shù)據(jù)流建模根據(jù)從輸入到輸出的數(shù)據(jù)流來(lái)描述硬件。

c) 行為：這些包含程序語(yǔ)句，用于控制數(shù)據(jù)類型的模擬和操作變量。

a) 使用 Verilog 中的結(jié)構(gòu)建模實(shí)現(xiàn)全加法器：

module Full_Adder (
input A, B, Cin,
output Sum, Cout
);

wire X1, A1, A2;

xor gate1 (X1, A, B),
gate2 (Sum, X1, Cin);

and gate3 (A1, A, B),
gate4 (A2, X1, Cin);

b) 使用 Verilog 中的數(shù)據(jù)流建模實(shí)現(xiàn)全加法器：

module Full_Adder (
input A, B, Cin,
output Sum, Cout
);

assign Sum = ( ( A ^ B ) ^ Cin ); // Sum = A xor B xor Cin
assign Cout = ( ( (A ^ B) & Cin ) | ( A & B ) ); // Carry out as the equation

endmodule

c) 使用 Verilog 中的行為建模實(shí)現(xiàn)全加法器：

module Full_Adder (
input A, B, Cin,
output reg Sum, Cout
);

always @ (A, B, Cin)
begin: add
{Cout,Sum} = A + B + Cin;
end

endmodule

為 FPGA 設(shè)計(jì)準(zhǔn)備文件：

一個(gè)典型的 FPGA 設(shè)計(jì)有兩組文件，一組文件包含指定設(shè)計(jì)的所有設(shè)計(jì)文件，另一組是約束文件，其中包含設(shè)計(jì)的所有約束，例如 FPGA 的時(shí)序約束和引腳映射。

保持設(shè)計(jì)模塊化是一種很好的做法，以便于開(kāi)發(fā)和調(diào)試。

top.v 文件（當(dāng) Verilog 用作設(shè)計(jì)語(yǔ)言時(shí)）用于實(shí)例化層次結(jié)構(gòu)中單個(gè)頂層設(shè)計(jì)中的所有模塊。

2、設(shè)計(jì)綜合：

在 FPGA 綜合過(guò)程中，高描述設(shè)計(jì)或 HDL 設(shè)計(jì)被轉(zhuǎn)換為門(mén)級(jí)表示或邏輯組件。

現(xiàn)在綜合設(shè)計(jì)

綜合完成后，我們需要添加約束文件以將 FPGA 的引腳映射到邏輯元件。

創(chuàng)建一個(gè)新源并在選項(xiàng)中選擇約束文件并為其命名。

幾乎所有 FPGA 開(kāi)發(fā)板供應(yīng)商都提供了一個(gè)主約束文件，其中包含所有引腳及其到 FPGA 的映射。

復(fù)制并粘貼項(xiàng)目所需的引腳，例如，用于 Sum 和 Carry 的 2 個(gè) LED，然后是 3 個(gè)用于 3 個(gè)輸入的開(kāi)關(guān)。

3、設(shè)計(jì)實(shí)現(xiàn)：

現(xiàn)在是實(shí)施設(shè)計(jì)的時(shí)候了。

實(shí)施工具將網(wǎng)表作為輸入并進(jìn)行優(yōu)化、布局和布線。

4. 設(shè)計(jì)驗(yàn)證：

這是一個(gè)簡(jiǎn)單的全加器設(shè)計(jì)，因此不需要驗(yàn)證，但這樣做是一個(gè)很好的做法。使用 Modelsim 驗(yàn)證設(shè)計(jì)

5. 生成編程文件：

編程文件用于對(duì) FPGA 進(jìn)行編程。該文件包含特定于 FPGA 的設(shè)計(jì)實(shí)現(xiàn)的所有信息。

6. 編程：

Xilinx ISE 有一個(gè)名為 iMPACT 的特定工具，用于對(duì) FPGA 進(jìn)行編程。

您將收到一條警告，要求您創(chuàng)建 iMPACT 文件，單擊“確定”。然后 iMPACT 工具將打開(kāi)，然后單擊邊界掃描，然后單擊初始化鏈。

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