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帶有初始化信號(hào)的0-9加/減計(jì)數(shù)器

2079477 2023-06-16 | zip | 0.00 MB | 次下載 | 免費(fèi)

資料介紹

描述

目標(biāo)：該項(xiàng)目的主要目標(biāo)是展示高級(jí)綜合設(shè)計(jì)流程在實(shí)現(xiàn)數(shù)字系統(tǒng)中的能力和能力。

由于這是我在 hackster 中的第一個(gè)項(xiàng)目，因此我嘗試逐步解釋所有細(xì)節(jié)。如果您有興趣學(xué)習(xí)高級(jí)合成技術(shù)來設(shè)計(jì)數(shù)字系統(tǒng)，請(qǐng)參閱此處。

項(xiàng)目描述：在這個(gè)項(xiàng)目中，我將設(shè)計(jì)一個(gè)帶有初始化信號(hào)的 0-9 加/減計(jì)數(shù)器。圖 1 顯示了該項(xiàng)目的概覽。

圖1

為了實(shí)現(xiàn)這個(gè)項(xiàng)目，我使用了 Vivado Design Suite – HLx Editions 提供的 Xilinx HLS 平臺(tái)。此外，我將使用 Basys 3 評(píng)估板作為目標(biāo) FPGA 平臺(tái)。圖 2 顯示了板上最終遞增/遞減計(jì)數(shù)器的布局。右側(cè)的 7 段顯示計(jì)數(shù)器。UP 按鈕用于向上計(jì)數(shù)，DOWN 按鈕用于向下計(jì)數(shù)。INIT 按鈕初始化計(jì)數(shù)器。用“INIT value”表示的四個(gè)滑動(dòng)開關(guān)用于輸入初始化編號(hào)。此外，四個(gè) LED 顯示該值。

圖 2

我們分三個(gè)階段來實(shí)施這個(gè)項(xiàng)目：C/C++ 描述、邏輯綜合和電路板編程。

第 1 階段：C/C++ 描述（Vivado-HLS 項(xiàng)目）

1- 運(yùn)行 Vivado-HLS IDE 并創(chuàng)建一個(gè)新項(xiàng)目。

圖 3

2- 在創(chuàng)建新項(xiàng)目向?qū)У牡谝豁撝?，插入“counter-vhls”作為項(xiàng)目名稱，并為項(xiàng)目文件選擇適當(dāng)?shù)奈恢谩?/font>

圖 4

3-選擇“計(jì)數(shù)器”作為頂級(jí)功能名稱。

圖 5

4- 在“解決方案配置”頁面中，單擊省略號(hào)按鈕選擇 FPGA 平臺(tái)。

圖 6

5- 設(shè)備選擇對(duì)話框?qū)⒋蜷_。點(diǎn)擊Boards，找到digilent vendor，選擇Basys3 board，點(diǎn)擊OK。

圖 7

6- 在 Source 文件夾下創(chuàng)建兩個(gè)名為“counter.cpp”和“counter.h”的新文件。

7- 在 Test Bench 文件夾下創(chuàng)建兩個(gè)名為“counter-tb.cpp”和“counter-tb.h”的新文件。

圖 8

8-讓我們編寫設(shè)計(jì)頭文件如下。如下圖所示，該文件中的代碼分為三個(gè)部分：

1- 首先，由于我們要使用 HLS 任意精度數(shù)據(jù)類型，我們應(yīng)該包含“ap_int.h”頭文件。2- 其次，我們定義了一些稍后在設(shè)計(jì)中使用的數(shù)據(jù)類型 3- 最后，我們定義了一個(gè)常量數(shù)組，用于保存對(duì)應(yīng)于從 0 到 9 的數(shù)字的 7 段代碼。

圖 9

9- 設(shè)計(jì)源文件包含頂層功能描述。它由八個(gè)部分組成。

1-頂級(jí)函數(shù)參數(shù)：該函數(shù)包含三個(gè)輸入和兩個(gè)輸出參數(shù)。

init_value變量包含計(jì)數(shù)器初始值。

reset_counter變量確定何時(shí)應(yīng)該初始化計(jì)數(shù)器。當(dāng)它為 1 時(shí)，計(jì)數(shù)器獲取init_value參數(shù)中的值。

push_buttons變量確定向上或向下計(jì)數(shù)。

Seven_segments_data變量包含對(duì)應(yīng)于計(jì)數(shù)器狀態(tài)的 7 段代碼

Seven_segments_enable變量啟用目標(biāo) 7 段。

2-端口接口：本節(jié)定義與頂級(jí)函數(shù)參數(shù)對(duì)應(yīng)的端口接口。這些接口定義了實(shí)現(xiàn)參數(shù)數(shù)據(jù)事務(wù)的硬件結(jié)構(gòu)。由于我們有一個(gè)簡(jiǎn)單的設(shè)計(jì)，并且我們希望簡(jiǎn)單的電線實(shí)現(xiàn)參數(shù)，我選擇了ap_none作為接口模式。

3-聲明變量：在這里，我聲明了一些要在設(shè)計(jì)中使用的變量。如果按下 UP 按鈕，up_count 變量將為1 。如果按下 DOWN 按鈕，則 down_count 將為1 。up_pressed和down_pressed被聲明為靜態(tài)變量以保存按鈕的歷史記錄。number變量保持計(jì)數(shù)器狀態(tài)，因此定義為靜態(tài)變量。

4-設(shè)置輸出：此部分將 INIT 值發(fā)送到 LED 并啟用右側(cè) 7 段。

5-初始化：如果reset_counter信號(hào)被激活，這個(gè)if 語句初始化計(jì)數(shù)器狀態(tài)。

6-向上計(jì)數(shù)：這部分由兩個(gè)if 語句組成。第一個(gè)檢查是否按下了向上按鈕。第二個(gè)if檢查 UP 按鈕是否已被釋放。

7-向下計(jì)數(shù)：這部分與向上計(jì)數(shù)部分非常相似。

8- 7 段碼：最后一段發(fā)出計(jì)數(shù)器狀態(tài)對(duì)應(yīng)的 7 段碼。

圖 10

10- 現(xiàn)在，我們需要一個(gè) C/C++ 測(cè)試平臺(tái)來測(cè)試設(shè)計(jì)。可以在此處找到測(cè)試臺(tái)文件。測(cè)試臺(tái)分為三個(gè)步驟：

— 生成測(cè)試向量， — 將測(cè)試向量應(yīng)用于設(shè)計(jì)， — 最后，將硬件輸出與黃金模型的輸出進(jìn)行比較并報(bào)告任何差異

11- 現(xiàn)在我們可以通過單擊工具欄中的圖標(biāo)來運(yùn)行 C 模擬。

圖 11

12-成功完成C-Simulation后，我們可以運(yùn)行高級(jí)綜合。

圖 12

圖 13 顯示了綜合報(bào)告的部分內(nèi)容。它有三個(gè)主要部分：

1- 時(shí)序信息 2- 資源利用 3- 端口接口

圖 13

13- 最后，我們應(yīng)該通過單擊其圖標(biāo)來生成和導(dǎo)出設(shè)計(jì) RTL-IP。

圖 14

第 2 階段：邏輯綜合（Vivado 項(xiàng)目）

現(xiàn)在，我們已準(zhǔn)備好進(jìn)行邏輯綜合和生成 FPGA 比特流。

1-創(chuàng)建一個(gè)名為counter-vivado的新Vivado項(xiàng)目。請(qǐng)注意，該項(xiàng)目沒有任何源文件。

圖 15

2- 不要忘記選擇 Basys-3 板作為目標(biāo) FPGA。

圖 16

3-創(chuàng)建一個(gè)新的塊設(shè)計(jì)

圖 17

4-右鍵單擊圖表區(qū)域內(nèi)的某處并選擇“IP設(shè)置...”選項(xiàng)

5-然后單擊設(shè)置對(duì)話框中IP下的存儲(chǔ)庫選項(xiàng)。然后點(diǎn)擊右側(cè)的加號(hào)，瀏覽到counter HLS項(xiàng)目文件夾。Vivado 在文件夾中搜索任何可能的 IP 并將其添加到其存儲(chǔ)庫中。

圖 18

6- 右鍵單擊??圖表區(qū)域內(nèi)的某處并選擇“添加..”選項(xiàng)。然后搜索計(jì)數(shù)器 IP 并將其添加到 vivado 項(xiàng)目中。

圖 19

17- 單擊圖表區(qū)域頂部的“運(yùn)行連接自動(dòng)化”。

圖 20

18- 再次單擊圖表區(qū)域頂部的“運(yùn)行連接自動(dòng)化”。

圖 21

9- 在我們的計(jì)數(shù)器 IP 上選擇未連接的端口并將它們?cè)O(shè)為外部（右鍵單擊端口名稱，您將在下拉菜單中看到“設(shè)為外部”選項(xiàng)）。

10-您可以通過選擇端口并使用“外部端口屬性”窗口來重命名端口。

圖 22

init_counter_V_0 -----------> init_counter
push_buttons_V_0------------> push_buttons
init_value_V_0--------------> init_value
init_counter----------------> init_counter
leds_V_0--------------------> leds
seven_segments_data_V_0 ----> seven_segments_data
seven_segments_enable_V_0---> seven_segments_enable

圖 23

11- 現(xiàn)在創(chuàng)建一個(gè)約束文件，并添加以下約束以將 IP 端口連接到具有適當(dāng) I/O 標(biāo)準(zhǔn)的 FPGA 引腳。

## Switches
set_property PACKAGE_PIN V17 [get_ports {init_value[0]}] 
set_property IOSTANDARD LVCMOS33 [get_ports {init_value[0]}]
set_property PACKAGE_PIN V16 [get_ports {init_value[1]}] 
set_property IOSTANDARD LVCMOS33 [get_ports {init_value[1]}]
set_property PACKAGE_PIN W16 [get_ports {init_value[2]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {init_value[2]}]
set_property PACKAGE_PIN W17 [get_ports {init_value[3]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {init_value[3]}]

# LEDs
set_property PACKAGE_PIN U16 [get_ports {leds[0]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {leds[0]}]
set_property PACKAGE_PIN E19 [get_ports {leds[1]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {leds[1]}]
set_property PACKAGE_PIN U19 [get_ports {leds[2]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {leds[2]}]
set_property PACKAGE_PIN V19 [get_ports {leds[3]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {leds[3]}]

#7 segment display
set_property PACKAGE_PIN W7 [get_ports {seven_segments_data[0]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[0]}]
set_property PACKAGE_PIN W6 [get_ports {seven_segments_data[1]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[1]}]
set_property PACKAGE_PIN U8 [get_ports {seven_segments_data[2]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[2]}]
set_property PACKAGE_PIN V8 [get_ports {seven_segments_data[3]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[3]}]
set_property PACKAGE_PIN U5 [get_ports {seven_segments_data[4]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[4]}]
set_property PACKAGE_PIN V5 [get_ports {seven_segments_data[5]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[5]}]
set_property PACKAGE_PIN U7 [get_ports {seven_segments_data[6]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_data[6]}]
set_property PACKAGE_PIN V7 [get_ports seven_segments_data[7]]?
set_property IOSTANDARD LVCMOS33 [get_ports seven_segments_data[7]]
set_property PACKAGE_PIN U2 [get_ports {seven_segments_enable[0]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_enable[0]}]
set_property PACKAGE_PIN U4 [get_ports {seven_segments_enable[1]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_enable[1]}]
set_property PACKAGE_PIN V4 [get_ports {seven_segments_enable[2]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_enable[2]}]
set_property PACKAGE_PIN W4 [get_ports {seven_segments_enable[3]}]?
set_property IOSTANDARD LVCMOS33 [get_ports {seven_segments_enable[3]}]

#Buttons
set_property PACKAGE_PIN T18 [get_ports push_buttons[0]]?
set_property IOSTANDARD LVCMOS33 [get_ports push_buttons[0]]
set_property PACKAGE_PIN W19 [get_ports init_counter[0]]?
set_property IOSTANDARD LVCMOS33 [get_ports init_counter[0]]
set_property PACKAGE_PIN U17 [get_ports push_buttons[1]]?
set_property IOSTANDARD LVCMOS33 [get_ports push_buttons[1]]