本文檔的主要內容詳細介紹的是三態(tài)門原理HDL語言DSP和ARM總線的仿真及Modelsim使用教程資料主要內容包括了：1 ModelSimSE的使用流程，2 一個Verilog計數(shù)器仿真詳細流程附源代碼，3 一個VHDL計數(shù)器仿真詳細流程附源代碼，4 Force和run兩個cmd指令詳細解釋，5 Do文件的使用和編寫例子，6 網(wǎng)上下載ModelSimXE調試Verilog TestBench的一個例子，HDL語言的INOUT端口仿真暨三態(tài)門仿真，VerilogHDL 的三態(tài)門實現(xiàn)與仿真，ARM 總線的三態(tài)門實現(xiàn)與仿真

　　三態(tài)門是FPGA 編程開發(fā)中經(jīng)常遇到的一個問題。一個典型的應用就是TI 的DSP 的EMIF 總線。針對HDL 語言的三態(tài)門應用示例和仿真示例在網(wǎng)上很多，但是往往只講述一種語言的，沒有給予兩種語言下三態(tài)門的一個綜合評述，如講述二者使用、仿真時的區(qū)別等。特別是VerilogHDL 語言下的三態(tài)門仿真，很多講述都是語焉不詳，包括使用Force 語句等，這些使用人手工干預的仿真方法明顯違背了EDA 自動化的宗旨，是使用者對其仿真方法不明確的情況下的一種權益之計。

　　本文將使用一個DSP EMIF 接口邏輯的例子，詳細講述：

　　（0）什么叫做Z 態(tài)？三態(tài)的晶體管級實現(xiàn)是怎樣的？

　?。?）VHDL 語言下同步、異步三態(tài)門的實現(xiàn)和仿真；

　?。?）VerilogHDL 語言下同步、異步三態(tài)門的實現(xiàn)和仿真；

　?。?）Verilog 下ARM 三態(tài)總線的仿真實例；

　?。?）綜述兩種語言下仿真的要點。

　　由圖1 可以看出，一個FPGA 的管腳由一個輸入緩沖器和一個三態(tài)輸出緩沖器構成。三態(tài)輸出緩沖器，即三態(tài)門，是指邏輯門的輸出除有高、低電平兩種狀態(tài)外，還有第三種狀態(tài)——高阻狀態(tài)的門電路。高阻態(tài)相當于隔斷狀態(tài)（電阻很大，相當于開路）。 三態(tài)門都有一個EN 控制使能端，來控制門電路的通斷。 可以具備這三種狀態(tài)的器件就叫做三態(tài)。準確來講，三態(tài)的高阻態(tài)（Z 態(tài)）指的就是門的輸出腳的兩個驅動TTL 或MOS 管都處于截止狀態(tài)時的輸出狀態(tài)。參考圖2、圖3 和圖4 有更詳細的理解。