1 引言
　　隨著通訊技術的迅猛發(fā)展，人們對通訊系統(tǒng)中單元電路的研究也越來越多。而分頻器廣泛應用于光纖通訊和射頻通訊系統(tǒng)中，因此，高速分頻器的研究也日益受到關注。分頻器按實現方式可分為模擬和數字兩種。模擬分頻器可由注進鎖定等結構實現，一般具有工作頻率高、功耗低等優(yōu)點，但是分頻范圍較小，芯片面積較大。數字分頻器基于觸發(fā)器結構，一般分頻范圍較寬，芯片面積較小，但相對于模擬分頻器其工作頻率較低，功耗較大。這里采用UMC 0．13um的CMOS工藝（其特征頻率fT約100 GHz），在電源電壓為1．2V時，實現一個高速、寬分頻范圍的數字四分頻器。
　　2 電路設計
　　圖1為四分頻器的系統(tǒng)框圖。它由兩個二分頻器級聯而成。為了實現級間隔離和電平匹配，在兩個二分頻器之間加進級間緩沖電路。為便于區(qū)分這兩個分 頻器，將前一個二分頻器稱為高速二分頻器，后一個二分頻器稱為低速二分頻器。由于要測試電路，需考慮輸進和輸出端口的阻抗匹配。為解決這些題目，電路中設 計輸人和輸出部分。輸進部分除實現輸進阻抗匹配外，還要提供直流偏置。輸出部分用以保證測試時的阻抗匹配以及得到一定的輸出信號幅度。
　　
　　2．1 二分頻器
　　這里采用的二分頻器為全差分的共柵動態(tài)負載結構，其框圖和電路圖如圖2a和圖2b所示。
　　
　　該二分頻器由兩個相同的相互交叉耦合的D觸發(fā)器構成，其中CLK和CLKn為一對差分輸進信號。由于兩個觸發(fā)器完全相同，下面僅以圖2b中左邊 的觸發(fā)器為例進行分析。當CLK為低電平時，電路工作在采樣模式，開關管VMa5導通，輸進對管VMn3、VMn4用于采樣輸進信號，PMOS負載管 VMp1、VMp2工作在線性區(qū)，其導通電阻很小，相應的時間常數RC就較小，從而使得輸出結點Q，Qn的狀態(tài)轉換時間較短； 當CLK為高電平時，電路工作在保持模式，開關管VMn5截止，PMOS負載管VMp1、VMp2工作在截止區(qū)，相應的時間常數很大，而NMOS的交叉耦 合對管VMn1、VMn2形成正反饋，在保持模式下用于維持觸發(fā)器的輸出狀態(tài)，在采樣模式下加快輸出節(jié)點的狀態(tài)轉換速度。因此該主從結構的觸發(fā)器形成一個 二分頻器。動態(tài)負載技術極大地進步了分頻器的工作速度。
　　本文目的是設計高速分頻器，因此其工作速度是考慮的首要題目。觸發(fā)器中決定工作速度的主要因素是輸出節(jié)點的總電容。同樣以圖2b中左邊的觸發(fā)器 為例說明，考慮其中一個輸出節(jié)點Qn相應的總電容，包括與該輸出節(jié)點相連的所有器件的電容以及它們兩者之間連線上的寄生電容。因此在進行電路參數設計和版 圖設計時，應減少這些電容。在設計兩個二分頻器電路參數時，固然兩者拓撲結構一樣，但由于側重點不同，所以參數設計并不相同。高速二分頻器著重進步其工作速度，因此應盡可能地減少輸出節(jié)點的電容。
　　而低速二分頻器的工作速度為高速二分頻器的一半，故速度不是考慮的主要題目。因此在對低速二分頻器電路參數設計 時，在滿足二分頻的條件下應著重降低其功耗。另外分頻器的輸出電壓擺幅應從兩方面考慮：首先輸出電壓擺幅過大，則充、放電過程持續(xù)時間會增加，輸出電壓擺 幅過小，則無法驅動后續(xù)電路。而決定輸出電壓幅度的主要因素為在保持模式下動態(tài)負載管的電阻，因此在設計電路時應進行折衷考慮，仔細調整各管子的參數。在 版圖設計時，對于管子寬度比較大的應盡量使用叉指結構，同時應特別留意圖2中的4條交叉耦合線應盡可能短，尤其是高速二分頻器中的4條交叉耦合線對分頻器 的工作速度有很大的影響。