為了實(shí)現(xiàn)低電壓（0.5V）工作的高離子/低衰減比（106）隧道場(chǎng)效應(yīng)晶體管（tfets），在源區(qū)使用鍺來(lái)實(shí)現(xiàn)一個(gè)小的隧道帶隙。理論的帶間隧道電流模型可以很好地解釋測(cè)量數(shù)據(jù)。利用校準(zhǔn)后的分析模型，比較了基于TFET技術(shù)與傳統(tǒng)CMOS技術(shù)在65nm節(jié)點(diǎn)處的能量延遲性能。預(yù)計(jì)TFET將在高達(dá)0.5GHz的范圍內(nèi)為性能提供顯著的能效改進(jìn)。

　　功率密度的增加對(duì)持續(xù)的MOSFET縮放是一個(gè)挑戰(zhàn)，因?yàn)閬嗛撝禂[動(dòng)的不可擴(kuò)展性限制了MOSFET閾值電壓（VT）的范圍，因此電源電壓（VDD）可以降低，以達(dá)到給定的性能目標(biāo)和最佳的能源效率。為了解決這一問(wèn)題，我們提出并論證了替代晶體管設(shè)計(jì)，它可以實(shí)現(xiàn)比MOSFET更陡的開關(guān)行為（室溫下為60 mV/dec）。這些包括隧道場(chǎng)效應(yīng)晶體管（TFET）〔1，2，3〕，它們?cè)诘碗娏魉较拢c熱離子發(fā)射電流相比，在帶到帶隧道電流隨通道電位變化更為突然。因此，迄今為止報(bào)告的最佳tfets顯示最小s值為60mV/dec。然而，s的平均值較大，因?yàn)閬嗛摂[動(dòng)隨著器件的開啟而增加，導(dǎo)致低通斷電流比（1V操作的離子/ioff~104）。〔4〕。使用較小的帶隙材料（如Si1）可以改善離子。-xgex〔5，6〕；然而，迄今為止的實(shí)驗(yàn)證明未能顯示低工作電壓（《1V》）下的高離子/低谷值〔7，8〕。我們?cè)谶@里提出了一種TFET設(shè)計(jì)，它利用鍺源區(qū)來(lái)實(shí)現(xiàn)小的隧道帶隙，因此0.5V工作時(shí)的大離子/低谷值比（》106）（圖1）。先進(jìn)的這種晶體管的GE設(shè)計(jì)是完全兼容標(biāo)準(zhǔn)的CMOS制造工藝流程。