在闡明了EDA(電子設(shè)計自動化)工具各種常用的輸人方法:原理圖設(shè)計輸人方法，硬件描述語言設(shè)計輸人方法，有限狀態(tài)機(jī)的設(shè)計輸人方法，以及它們之間的特點(diǎn)的基礎(chǔ)上，討論了EDA設(shè)計輸人方法對基于CPLD器件設(shè)計實(shí)現(xiàn)的影響，并詳細(xì)地給出了在ALTERA公司的單片CPLI〕器件EPM7064上實(shí)現(xiàn)六位數(shù)字頻率計的原理圖設(shè)計方法，最后對設(shè)計的綜合性能報告進(jìn)行了分析比較。
在EDA設(shè)計開發(fā)軟件支持下的高密度可編程器件可分為兩大類D7:CPLD和FPGA.FPGA和CPLD在結(jié)構(gòu)和性能上不同，F(xiàn)PGA是基于SRAM，即其芯片功能構(gòu)造數(shù)據(jù)(ConfigurationData)存儲在其片內(nèi)的SRAM存儲單元中，系統(tǒng)斷電后，其構(gòu)造數(shù)據(jù)將丟失，因此，構(gòu)造數(shù)據(jù)必須隨時恢復(fù)，即每次系統(tǒng)通電時必須對芯片功能再構(gòu)造。CPLI)的構(gòu)造數(shù)據(jù)是存儲在基片內(nèi)EEPROM或FLASH存儲單元中，所以系統(tǒng)斷電后構(gòu)造數(shù)據(jù)將不會丟失，不涉及再構(gòu)造問題，所以CPLD使用起來更方便。但是，CPLD芯片可編程等效門容量遠(yuǎn)小于FPGA，因此在采用CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計時，設(shè)計的優(yōu)化顯得特別重要，否則原本用一片CPLI〕芯片就可以實(shí)現(xiàn)的功能將要多片來完成，這顯然在成本和可靠性上講都是不可取的，本文闡述了全部采用原理圖的設(shè)計輸人方法來解決這一矛盾，并在一片容量只有1250個可編程等效門的ALTERA公司的CPLD器件EPM7064上實(shí)現(xiàn)了六位數(shù)字頻率計。