并行測(cè)試（Parallel Test）擁有減少測(cè)試時(shí)間，降低測(cè)試成本的強(qiáng)大優(yōu)勢(shì)，正成為研究熱點(diǎn)之一。首先介紹了并行測(cè)試技術(shù)產(chǎn)生的背景，總結(jié)了國(guó)內(nèi)外的研究現(xiàn)狀；接著介紹了實(shí)現(xiàn)并行測(cè)試的幾種結(jié)構(gòu)；最后展望了并行測(cè)試技術(shù)的發(fā)展趨勢(shì)。
傳統(tǒng)ATS的測(cè)試方法是順序測(cè)試，一次僅能測(cè)試一個(gè)被測(cè)件（UUT，Unit Under Test）的某一個(gè)參數(shù)。計(jì)算機(jī)要么在等待UUT到達(dá)指定狀態(tài)，要么在等待儀器完成測(cè)試，CPU和儀器有多達(dá)80％的時(shí)間處于空閑狀態(tài)，整個(gè)系統(tǒng)的測(cè)試效率極低［1］。
20世紀(jì)末，隨著微電子技術(shù)的飛速發(fā)展，這種測(cè)試方式已經(jīng)不能滿(mǎn)足印刷電路板（PCB）、通訊產(chǎn)品和片上系統(tǒng)（SoC）等集成電路（Integrated Circuit）測(cè)試領(lǐng)域中UUT大批量且日益復(fù)雜的特點(diǎn)，產(chǎn)品的測(cè)試成本在總成本中的比重越來(lái)越大。為了降低成本、減少測(cè)試時(shí)間，并行處理技術(shù)被引入并得到廣泛應(yīng)用，形成了并行測(cè)試技術(shù)，并開(kāi)始得到越來(lái)越多的關(guān)注。1996年，在美國(guó)國(guó)防部自動(dòng)測(cè)試系統(tǒng)執(zhí)行局（DoD ATS EAO）的統(tǒng)一協(xié)調(diào)下，美軍與工業(yè)界聯(lián)合提出了下一代ATS“NxTest”的體系結(jié)構(gòu)，將并行測(cè)試技術(shù)列為關(guān)鍵技術(shù)之一來(lái)研究。