關(guān)于FPGA設(shè)計(jì)的驗(yàn)證技術(shù)及其應(yīng)用原則分析和介紹

FPGA設(shè)計(jì)和驗(yàn)證工程師當(dāng)今面臨的最大挑戰(zhàn)之一是時間和資源制約。隨著FPGA在速度、密度和復(fù)雜性方面的增加，完成一個完整時序驗(yàn)證對人力和計(jì)算機(jī)處理器、存...

2019-10-06 標(biāo)簽：FPGA設(shè)計(jì)存儲器時序 1397 0

優(yōu)化高速接口的時序裕量

本文將對源同步定時如何優(yōu)化高速接口時序裕量進(jìn)行討論。時序預(yù)算是對系統(tǒng)正常工作所需時序參數(shù)或時序要求的計(jì)算。

2012-03-20 標(biāo)簽：高速接口時序 2891 0

后端時序修正基本思路

后端時序修正基本思路,后端對時序的影響從0.18開始，在整體影響中的比重也在隨著工藝的變化而變得敏感。

2011-10-26 標(biāo)簽：時鐘時序 3051 0

適應(yīng)多種時序的DMA控制器設(shè)計(jì)

本文所設(shè)計(jì)的可適應(yīng)于多種時序情況的DMA控制器，被應(yīng)用于該圖像協(xié)處理器之中后，能夠很好地解決上述問題。

2011-03-26 標(biāo)簽：控制器DMA時序 3588 0

NxN MIMO基站與外部時序設(shè)計(jì)同步

本文討論一個高性能時鐘發(fā)生器如何配合一個或多個集成收發(fā)器工作，以便簡化整體設(shè)計(jì)、降低復(fù)雜度和成本，同時實(shí)現(xiàn)出色

2010-07-06 標(biāo)簽：MIMO基站時序 1415 0

時序邏輯電路的特點(diǎn)

時序邏輯電路的特點(diǎn)     在第三章所討論的組合邏輯電路中，任一時刻的輸出信號僅僅取決于該時刻的輸入信號，而與電路原來

2009-09-30 標(biāo)簽：時序 1.1萬 0

DS80C320內(nèi)存接口時序-DS80C320 Memory

Abstract: This application note addresses the Dallas Semiconductor DS80C320 ...

2009-04-23 標(biāo)簽：接口時序 1241 0

高速微型存儲器接口時序-High-Speed Micro M

Abstract: This application note addresses external memory interfacing with M...

2009-04-23 標(biāo)簽：存儲器時序 1093 0

單片機(jī)內(nèi)部的時序

單片機(jī)內(nèi)部的時序       單片機(jī)執(zhí)行各種操作時，CPU都是嚴(yán)格按照規(guī)定的時間順序完成相關(guān)...

2009-03-29 標(biāo)簽：時序 1045 0