fifo

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First Input First Output的縮寫，先入先出隊(duì)列，這是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。

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fifo技術(shù)

經(jīng)常涉及對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ)，以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對(duì)高速模擬信號(hào)進(jìn)行不失真采集，根據(jù)奈奎斯特定理，采樣頻率必須為信號(hào)頻率的2...

2023-09-15 標(biāo)簽：fpga adc 數(shù)據(jù)采集 2462 0

采用格雷碼異步FIFO跟標(biāo)準(zhǔn)FIFO有什么區(qū)別

異步FIFO包含"讀"和"寫“兩個(gè)部分，寫操作和讀操作在不同的時(shí)鐘域中執(zhí)行，這意味著Write_Clk和Read_Clk的...

2023-09-14 標(biāo)簽：fifo 信號(hào)時(shí)鐘域 1683 0

同步FIFO設(shè)計(jì)分析

模塊雖小但是要有新意，首先寫一個(gè)同步FIFO，這是一個(gè)爛大街的入門級(jí)項(xiàng)目，但是我肯定不會(huì)寫的那么簡(jiǎn)單

2023-09-11 標(biāo)簽：寄存器 sram fifo 874 0

淺談FIFO設(shè)計(jì)思路

FIFO在設(shè)計(jì)是一個(gè)非常常見并且非常重要的模塊，很多公司有成熟的IP，所以一部分人并沒有人真正研究寫過FIFO，本文僅簡(jiǎn)述FIFO中部分值得保留的設(shè)計(jì)思路。

2023-09-11 標(biāo)簽：寄存器 sram fifo 1178 0

基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)

FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫入緩存...

2023-09-11 標(biāo)簽：寄存器 fifo Verilog 1122 0

XILINX FPGA IP之FIFO Generator例化仿真

上文XILINX FPGA IP之FIFO對(duì)XILINX FIFO Generator IP的特性和內(nèi)部處理流程進(jìn)行了簡(jiǎn)要的說明，本文通過實(shí)際例子對(duì)該I...

2023-09-07 標(biāo)簽：fpga Xilinx 仿真 2657 0

XILINX FPGA IP之FIFO Generator

在數(shù)字設(shè)計(jì)中，fifo是數(shù)據(jù)操作任務(wù)所需的普遍結(jié)構(gòu)，如跨時(shí)鐘域、低延遲內(nèi)存緩沖和總線寬度轉(zhuǎn)換。

2023-09-07 標(biāo)簽：fpga Xilinx fifo 1840 0

FPGA學(xué)習(xí)筆記：FIFO IP核的使用方法

FIFO（First In First Out，先入先出），是一種數(shù)據(jù)緩沖器，用來實(shí)現(xiàn)數(shù)據(jù)先入先出的讀寫方式。數(shù)據(jù)按順序?qū)懭?FIFO，先被寫入的數(shù)...

2023-09-07 標(biāo)簽：fpga 存儲(chǔ)器緩沖器 4987 0

基于Verilog的同步FIFO的設(shè)計(jì)方法

同步FIFO的設(shè)計(jì)主要包括讀寫地址的產(chǎn)生、數(shù)據(jù)的讀寫、以及狀態(tài)的控制。下面我們將分別介紹這三個(gè)方面的設(shè)計(jì)。

2023-08-31 標(biāo)簽：soc fifo Verilog 1218 0

Vivado中BRAM IP的配置方式和使用技巧

FPGA開發(fā)中使用頻率非常高的兩個(gè)IP就是FIFO和BRAM，上一篇文章中已經(jīng)詳細(xì)介紹了Vivado FIFO IP，今天我們來聊一聊BRAM IP。

2023-08-29 標(biāo)簽：fpga 寄存器 fifo 8406 0

異步FIFO-格雷碼

很多人在面試時(shí)被問到為什么異步FIFO中需要用到格雷碼，可能大部分的答案是格雷碼可以消除亞穩(wěn)態(tài)。這種回答比較模糊，今天我們就針對(duì)這個(gè)來深入探討一下。

2023-08-26 標(biāo)簽：fifo 編碼格雷碼 1263 0

FPGA學(xué)習(xí)筆記：PLL IP核的使用方法

IP（Intellectual Property）是知識(shí)產(chǎn)權(quán)的意思，半導(dǎo)體行業(yè)的IP是“用于ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊”。一些常用的...

2023-08-22 標(biāo)簽：fpga 半導(dǎo)體 FIFO 6449 0

FIFO的一些基礎(chǔ)知識(shí)

FPGA廠商提供了豐富的IP核，基礎(chǔ)性IP核都是可以直接免費(fèi)調(diào)用的，比如FIFO、RAM等等。

2023-08-07 標(biāo)簽：fpga fifo IP核 2918 0

FPGA FIFO深度計(jì)算的基本步驟和示例

FIFO(First In First Out)是一種先進(jìn)先出的存儲(chǔ)結(jié)構(gòu)，經(jīng)常被用來在FPGA設(shè)計(jì)中進(jìn)行數(shù)據(jù)緩存或者匹配傳輸速率。

2023-08-07 標(biāo)簽：fpga fifo 存儲(chǔ)結(jié)構(gòu) 1577 0

如何在Vivado中配置FIFO IP核

Vivado IP核提供了強(qiáng)大的FIFO生成器，可以通過圖形化配置快速生成FIFO IP核。

2023-08-07 標(biāo)簽：接口 fifo IP核 5654 0

異步FIFO原理及使用

由Binary Pointer生成Gary Pointer，其實(shí)這里根據(jù)經(jīng)典AFIFO論文[1]里應(yīng)該是用新的wptr_bin_next生成wptr_g...

2023-08-05 標(biāo)簽：二進(jìn)制 fifo Pointer 626 0

RA6T2的16位模數(shù)轉(zhuǎn)換器操作 [7] 配置RA6T2 ADC模塊 (4)

2?配置RA6T2 ADC模塊 2.1 ADC規(guī)范 2.1.8 中斷源 A/D轉(zhuǎn)換器外設(shè)可以創(chuàng)建多種中斷源和ELC事件請(qǐng)求。本節(jié)將列出提供的中斷源，并詳...

2023-07-31 標(biāo)簽：mcu adc 瑞薩 1312 0

跨時(shí)鐘設(shè)計(jì)：異步FIFO設(shè)計(jì)

在ASIC設(shè)計(jì)或者FPGA設(shè)計(jì)中，我們常常使用異步fifo（first in first out）（下文簡(jiǎn)稱為afifo）進(jìn)行數(shù)據(jù)流的跨時(shí)鐘，可以說沒使...

2023-07-31 標(biāo)簽：fpga asic 接口 2755 0

常見的流控機(jī)制之fifo與帶外流控

FIFO（first in first out）是一種用寄存器reg或者RAM實(shí)現(xiàn)的存儲(chǔ)結(jié)構(gòu)，常用于存儲(chǔ)數(shù)據(jù)通道中的數(shù)據(jù)流，采用先入先出的數(shù)據(jù)，當(dāng)下游模...

2023-07-26 標(biāo)簽：寄存器 RAM fifo 2061 0

使用IP核創(chuàng)建單時(shí)鐘FIFO

FIFO，先進(jìn)先出。在FPGA中使用的FIFO一般是指對(duì)數(shù)據(jù)的存儲(chǔ)具有先進(jìn)先出的緩沖器，F(xiàn)IFO與普通的存儲(chǔ)器的不同在于它沒有讀寫地址線。舉個(gè)例子，當(dāng)F...

2023-07-23 標(biāo)簽：傳感器 fifo 時(shí)鐘 981 0

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Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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