開發(fā)者分享：輕松搞起CANFD

先楫的CANFD外設(shè)，有兩個(gè)CANFD的IP，其中HPM6700系列，HPM6400系列、HPM6300系列使用的是CAN，包括了經(jīng)典CAN和CANFD。

2023-08-01 標(biāo)簽：CAN總線CAN控制器PLL電路 3975 0

DDS與PLL的區(qū)別解析

頻率的產(chǎn)生有兩種方法：DDS和PLL，但是為什么射頻工程師一般用PLL多，很少用DDS呢？

2023-06-28 標(biāo)簽：振蕩器接收機(jī)DDS 3920 0

時(shí)序分析基本概念介紹<Latency>

今天要介紹的時(shí)序分析基本概念是Latency, 時(shí)鐘傳播延遲。主要指從Clock源到時(shí)序組件Clock輸入端的延遲時(shí)間。

2023-07-04 標(biāo)簽：時(shí)序分析OCV時(shí)鐘源 3760 0

探討下clock的基本定義（上）

Clock分為兩大類，一類是root clock，其定義指令是create_clock；另外一類是generated clock，其定義指令是creat...

2023-07-06 標(biāo)簽：分頻器觸發(fā)器PLL電路 3686 0

什么是時(shí)鐘門控技術(shù)？為什么需要控制時(shí)鐘的通斷呢？

開始之前，我們首先來看一下什么是時(shí)鐘門控（clock gating）技術(shù)，顧名思義就是利用邏輯門技術(shù)控制時(shí)鐘的通斷。

2023-06-29 標(biāo)簽：寄存器分頻器SoC設(shè)計(jì) 3669 0

聊聊IC測(cè)試機(jī)（4）DFT PLL向量，ATE怎么用？

自動(dòng)測(cè)試設(shè)備 (ATE)對(duì)PLL（鎖相環(huán)）進(jìn)行測(cè)試時(shí)，我們首先要明白PLL在系統(tǒng)級(jí)芯片（SoC）中的重要性。

2023-11-01 標(biāo)簽：鎖相環(huán)DFTATE 3650 0

大家需要什么樣的clocktree呢？芯片的動(dòng)脈CLOCK TREE介紹

我覺得稱時(shí)鐘樹為芯片的大動(dòng)脈一點(diǎn)也不夸張，因?yàn)樗衒lipflop 翻轉(zhuǎn)都要受到它的控制。而時(shí)鐘樹的設(shè)計(jì)到實(shí)現(xiàn)是一個(gè)很復(fù)雜的過程，從流程上說，它牽扯到使...

2023-07-21 標(biāo)簽：控制器分頻器SDC 3645 0

FPGA設(shè)計(jì)衍生時(shí)鐘約束和時(shí)鐘分組約束設(shè)置

FPGA設(shè)計(jì)中，時(shí)序約束對(duì)于電路性能和可靠性非常重要。

2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)時(shí)序約束Vivado 3620 0

如何做一個(gè)低抖動(dòng)的PLL？PLL噪聲優(yōu)化

Xilinx最新一代UltraScale+ FPGA ^[1]^ 將RF AD/DA、SerDes等系統(tǒng)完美集成在一顆芯片打造出了一個(gè)全方位的通信鏈

2023-10-31 標(biāo)簽：VCOCMOS電路PLL電路 3505 0

請(qǐng)問create_generated_clock該怎么使用呢？

FPGA設(shè)計(jì)中，生成時(shí)鐘分為兩大類：自動(dòng)生成時(shí)鐘和用戶生成時(shí)鐘。

2024-01-25 標(biāo)簽：FPGA設(shè)計(jì)PLL電路 3427 0

Sigma-Delta小數(shù)分頻PLL中的分頻器該怎么做？

文獻(xiàn)給出的分頻器結(jié)構(gòu)如圖1所示。該分頻器最高輸入頻率（f~in~）為16.3GHz，也就是一個(gè)周期只有（T~in~，T ~in~ = 1/ f~in~）...

2023-10-31 標(biāo)簽：邏輯門仿真器分頻器 3226 1

m序列的verilog實(shí)現(xiàn)以及使能信號(hào)解決跨時(shí)終域問題

根據(jù)《通信原理》一書可知，m序列是最長(zhǎng)線性反饋移位寄存器的簡(jiǎn)稱，它產(chǎn)生的偽隨機(jī)序列的周期與其反饋移存器級(jí)數(shù)有關(guān);

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)移位寄存器BPSK 3211 0

被ISSCC接收的Digital to Time Converter是如何設(shè)計(jì)的？

下圖給出了反相器相位插指器的基本結(jié)構(gòu)。結(jié)構(gòu)很簡(jiǎn)單，**兩個(gè)反相器陣列輸入分別接兩個(gè)時(shí)鐘，輸出直接短接在一起，數(shù)字信號(hào)控制反相器陣列選通的數(shù)目。**

2023-06-21 標(biāo)簽：反相器分頻器電容放電 3172 1

MMCU/PLL時(shí)鐘約束導(dǎo)致的問題調(diào)試筆記

調(diào)用MMCU產(chǎn)生時(shí)鐘，輸入時(shí)鐘頻率為100M，產(chǎn)生100M、50M、12.5M時(shí)鐘輸出，MMCU核自動(dòng)生成的時(shí)鐘倍頻數(shù)為9，即主時(shí)鐘為900M，分別分頻...

2023-10-07 標(biāo)簽：時(shí)鐘約束PLL電路 3037 0

分享一種STM32F407的鎖相環(huán)PLL重新配置方法

老農(nóng)最近搞基于STM32F407的IAP升級(jí)固件升級(jí)功能，遇到了這樣一個(gè)問題：IAP引導(dǎo)程序和APP程序都是基于STM32CUBEMX的程序模板生成，單...

2023-10-30 標(biāo)簽：鎖相環(huán)寄存器STM32F407 2907 0

聊聊SPD如何降低帶內(nèi)噪聲及其工作原理

對(duì)于PLL小白而言，往往從VCO開始，因?yàn)閼T性認(rèn)為VCO的噪聲最難優(yōu)化，有時(shí)為了簡(jiǎn)化（偷懶）會(huì)忽略Divider、Refclk、甚至PFD+CP上的噪聲...

2023-10-31 標(biāo)簽：鎖相環(huán)VCO鑒相器 2870 0

一種基于Transformer結(jié)構(gòu)的VCO介紹

常規(guī)LCVCO由電感、電容、負(fù)阻、偏置組成，每個(gè)模塊有很多種實(shí)現(xiàn)方式，下面給介紹一下各模塊設(shè)計(jì)時(shí)的注意事項(xiàng)。

2023-10-31 標(biāo)簽：CMOS濾波器VCO 2792 0

CTS時(shí)鐘樹綜合對(duì)uncertainty的影響

在時(shí)鐘電路的設(shè)計(jì)中，存在 jitter 和 skew 問題。

2023-06-26 標(biāo)簽：時(shí)序邏輯電路時(shí)鐘電路PLL電路 2787 0

如何處理時(shí)鐘和數(shù)據(jù)信號(hào)的傳輸差異？

為了應(yīng)對(duì)網(wǎng)絡(luò)、服務(wù)器和存儲(chǔ)速度和容量的快速提高的需求，促進(jìn)了100GbE，400Gbp和1Tbps的通信系統(tǒng)的開發(fā)。而超過30Gbps的速率接口被這些系...

2023-06-12 標(biāo)簽：PCB板發(fā)生器FIFO存儲(chǔ) 2656 0

分頻、倍頻與PLL電路在電路設(shè)計(jì)中的應(yīng)用

分頻的過程涉及到將一個(gè)高頻信號(hào)轉(zhuǎn)換成頻率更低的信號(hào)。例如，如果原始信號(hào)的頻率是F，經(jīng)過2分頻后，新信號(hào)的頻率將是F/2。

2024-02-17 標(biāo)簽：鎖相環(huán)鑒相器環(huán)路濾波器 2618 0