SoC的RTL移植到FPGA的RTL修改啥？

盡管對(duì)于工程師而言目標(biāo)始終是以原始形式對(duì)SoC源RTL進(jìn)行原型化，但在原型化工作的早期，SoC設(shè)計(jì)必須進(jìn)行必要的修改，以適應(yīng)FPGA原型系統(tǒng)。

2023-04-26 標(biāo)簽：SoC設(shè)計(jì)PADRTL 1257 0

芯片驗(yàn)證中的checker和scoreboard介紹

典型的和驗(yàn)證組件相對(duì)比較獨(dú)立的checker，這些checker通常與時(shí)序相關(guān)，例如檢查DUT中的狀態(tài)機(jī)是否永遠(yuǎn)不會(huì)進(jìn)入某個(gè)狀態(tài)，檢查接口上的vld-r...

2023-04-26 標(biāo)簽：RTLFIFO存儲(chǔ)AMBA協(xié)議 2717 0

看看4種不同類型的CPU漏洞

在設(shè)計(jì)一個(gè)復(fù)雜的處理器內(nèi)核時(shí)，可能會(huì)出現(xiàn)1000到2000個(gè)不等的bug，經(jīng)驗(yàn)告訴我們這是事實(shí)，盡管這個(gè)數(shù)字聽上去難以置信。

2023-04-20 標(biāo)簽：處理器發(fā)生器RTL 1997 0

FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘門控

門控時(shí)鐘是一種在系統(tǒng)不需要?jiǎng)幼鲿r(shí)，關(guān)閉特定塊的時(shí)鐘的方法，目前很多低功耗SoC設(shè)計(jì)都將其用作節(jié)省動(dòng)態(tài)功率的有效技術(shù)。

2023-04-20 標(biāo)簽：SoC設(shè)計(jì)RTL門控時(shí)鐘 1512 0

X態(tài)如何通過(guò)RTL級(jí)和門級(jí)仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語(yǔ)義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計(jì)VerilogRTL 2430 0

Interface端口的概念介紹

SystemVerilog Interface是modport的一種，但比簡(jiǎn)單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-19 標(biāo)簽：AMBA總線VerilogRTL 2196 0

SoC設(shè)計(jì)的IO PAD怎么移植到FPGA原型驗(yàn)證

FPGA原型驗(yàn)證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。

2023-04-19 標(biāo)簽：fpgaasicSoC設(shè)計(jì) 1543 0

偽隨機(jī)數(shù)和真隨機(jī)數(shù)的區(qū)別是什么呢？

隨機(jī)驗(yàn)證中的隨機(jī)其實(shí)都是基于偽隨機(jī)發(fā)生器的，即每次都使用一個(gè)唯一的種子生成相應(yīng)的激勵(lì)。

2023-04-17 標(biāo)簽：EDA工具發(fā)生器RTL 5310 0

脫離代碼談芯片驗(yàn)證關(guān)鍵指標(biāo)：覆蓋率

驗(yàn)證覆蓋率（Verification Coverage）的存在是為了試圖回答這樣一個(gè)問(wèn)題：“你怎么知道驗(yàn)證已經(jīng)完成？”

2023-04-17 標(biāo)簽：EDA工具RTLfsm 4866 0

功能驗(yàn)證在設(shè)計(jì)中的重要性

當(dāng)一家公司決定研發(fā)一款芯片時(shí)，起初架構(gòu)師和幾位頂層設(shè)計(jì)一起創(chuàng)建一些需求、規(guī)范文檔。

2023-04-15 標(biāo)簽：fpga加速器RTL 1178 0

看看使用芯片驗(yàn)證隨機(jī)帶來(lái)的六宗罪

以前看到不少驗(yàn)證技術(shù)書籍都在說(shuō)驗(yàn)證環(huán)境中隨機(jī)怎么怎么好，然后為了隨機(jī)，UVM,SV 提供了什么什么支持。

2023-04-10 標(biāo)簽：RTLUVM 852 0

談?wù)凢ormal驗(yàn)證中的Equivalence Checking

Lec形式驗(yàn)證想必ICer們都很熟悉，尤其是中后端的IC工程師，在正常邏輯綜合生成網(wǎng)表過(guò)后或DFT插入mbist等可測(cè)試邏輯綜合后，需要對(duì)綜合后產(chǎn)生的網(wǎng)...

2023-04-08 標(biāo)簽：ICedaRTL 5345 0

FPGA設(shè)計(jì)的五個(gè)主要任務(wù)

FPGA設(shè)計(jì)的五個(gè)主要任務(wù)：邏輯綜合、門級(jí)映射、整體功能邏輯布局、邏輯資源互連布線，最后生成FPGA的bit流

2023-04-06 標(biāo)簽：FPGA設(shè)計(jì)EDA工具SoC芯片 1164 0

介紹調(diào)試Debug過(guò)程中常用的方法和技巧

調(diào)試應(yīng)該說(shuō)是任何一個(gè)工程師解決問(wèn)題的必備技能，對(duì)于芯片驗(yàn)證工程師來(lái)說(shuō)更是如此。

2023-04-04 標(biāo)簽：Linux系統(tǒng)RTLpython 3954 0

FPGA原型平臺(tái)到底能跑多快呢？

FPGA原型平臺(tái)的性能估計(jì)與應(yīng)用過(guò)程的資源利用率以及FPGA性能參數(shù)密切相關(guān)，甚至FPGA的制程也是一個(gè)因素。

2023-04-04 標(biāo)簽：寄存器RAMRTL 2375 0

RTL頂層自動(dòng)連線的秘密武器：Emacs verilog-mode介紹

Verilog-mode.el 是用于 Emacs 的非常流行的免費(fèi) Verilog 模式，它提供上下文相關(guān)的突出顯示、自動(dòng)縮進(jìn)，并提供宏擴(kuò)展功能以大大...

2023-04-03 標(biāo)簽：VerilogRTL模擬器 3830 0

在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

在默認(rèn)情況下，SpinalHDL在生成代碼時(shí)會(huì)同時(shí)生成一個(gè)bin文件及一個(gè)RTL代碼文件。在RTL代碼中，會(huì)通過(guò)readmemb函數(shù)來(lái)載入初始化內(nèi)容

2023-04-01 標(biāo)簽：ROMHDLRTL 1167 0

各種類型CDC路徑中的毛刺問(wèn)題

CDC 驗(yàn)證不僅在 RTL 有必要，在門級(jí)也必不可少。在 RTL，重點(diǎn)是通過(guò)識(shí)別 CDC 結(jié)構(gòu)和方案來(lái)確定時(shí)鐘域和 CDC 路徑。

2023-03-30 標(biāo)簽：RTLCDC 1324 0