各種類型CDC路徑中的毛刺問(wèn)題

CDC 驗(yàn)證不僅在 RTL 有必要，在門級(jí)也必不可少。在 RTL，重點(diǎn)是通過(guò)識(shí)別 CDC 結(jié)構(gòu)和方案來(lái)確定時(shí)鐘域和 CDC 路徑。

2023-03-30 標(biāo)簽：RTLCDC 1400 0

SoC的功能有多少可以通過(guò)FPGA原型驗(yàn)證平臺(tái)來(lái)驗(yàn)證？

我們當(dāng)然希望在項(xiàng)目中盡快準(zhǔn)備好基于FPGA原型驗(yàn)證的代碼，以便最大限度地為軟件團(tuán)隊(duì)和RTL驗(yàn)證人員帶來(lái)更客觀的收益。

2023-03-28 標(biāo)簽：fpgaasicsoc 1350 0

為什么SoC驗(yàn)證一定需要FPGA原型驗(yàn)證呢？？

在現(xiàn)代SoC芯片驗(yàn)證過(guò)程中，不可避免的都會(huì)使用FPGA原型驗(yàn)證，或許原型驗(yàn)證一詞對(duì)你而言非常新鮮，但是FPGA上板驗(yàn)證應(yīng)該是非常熟悉的場(chǎng)景了。

2023-03-28 標(biāo)簽：fpgaHDMIsoc 1618 0

邏輯等價(jià)性檢查（LEC）基礎(chǔ)知識(shí)介紹

DFF的CK（時(shí)鐘）、Ｄ（數(shù)據(jù)）、RN（復(fù)位）、SN（置位）就是這個(gè)“邏輯塊”的終點(diǎn)，它們的輸入都是一個(gè)組合邏輯。

2023-03-27 標(biāo)簽：寄存器RTL數(shù)字電路 4660 0

把一個(gè)算法用RTL實(shí)現(xiàn)，有哪些比較科學(xué)的步驟？

通常來(lái)講，我們做算法實(shí)現(xiàn)，需要有對(duì)標(biāo)的算法模型，作為驗(yàn)證硬件邏輯設(shè)計(jì)是否正確的參考依據(jù)。

2023-03-22 標(biāo)簽：fpga邏輯電路asic 1757 0

什么是數(shù)字后仿？淺談芯片數(shù)字后仿的那些事

這是相對(duì)于數(shù)字前仿來(lái)說(shuō)的。從概念上來(lái)說(shuō)，數(shù)字驗(yàn)證包含兩方面的內(nèi)容，數(shù)字前仿和數(shù)字后仿。

2023-03-15 標(biāo)簽：寄存器EDA工具RTL 1.1萬(wàn) 0

IC設(shè)計(jì)前仿真和后仿真之間有哪些異同點(diǎn)呢？

一個(gè)完整的電路設(shè)計(jì)中必然包含前仿真和后仿真兩個(gè)部分，它們都屬于驗(yàn)證的必要環(huán)節(jié)。

2023-03-07 標(biāo)簽：IC設(shè)計(jì)RTLSPEC 1.0萬(wàn) 0

如何降低形式驗(yàn)證的復(fù)雜度？

當(dāng)計(jì)數(shù)器和內(nèi)存處于我們所需要證明斷言的邏輯錐中，它們可能是Formal無(wú)法完成證明的根本原因。

2023-02-22 標(biāo)簽：存儲(chǔ)器計(jì)數(shù)器RTL 1014 0

低功耗貫穿芯片設(shè)計(jì)全流程

低功耗一直是便攜式電子設(shè)備的關(guān)鍵要求，但近年來(lái)，在人工智能、5G、大數(shù)據(jù)中心、汽車等應(yīng)用快速發(fā)展的推動(dòng)下，對(duì)低功耗的需求已經(jīng)擴(kuò)散到更多的終端產(chǎn)品中。

2023-02-14 標(biāo)簽：soc散熱器RTL 1579 0

使用Vivado Block Design設(shè)計(jì)解決項(xiàng)目繼承性問(wèn)題

使用Vivado Block Design設(shè)計(jì)解決了項(xiàng)目繼承性問(wèn)題，但是還有個(gè)問(wèn)題，不知道大家有沒(méi)有遇到，就是新設(shè)計(jì)的自定義 RTL 文件無(wú)法快速的添加...

2023-02-13 標(biāo)簽：HDLRTLAXI總線 3579 0

時(shí)序邏輯的時(shí)鐘到Q傳播和建立/保持時(shí)間

數(shù)字門級(jí)電路可分為兩大類：組合邏輯和時(shí)序邏輯。鎖存器是組合邏輯和時(shí)序邏輯的一個(gè)交叉點(diǎn)，在后面會(huì)作為單獨(dú)的主題處理。

2023-02-12 標(biāo)簽：fpgaasicRTL 1487 0

分享下SpinalHDL中SpinalConfig中的三項(xiàng)參數(shù)

當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時(shí)其生成的代碼風(fēng)格

2023-02-08 標(biāo)簽：DDRVerilogRTL 1826 0

FPGA基礎(chǔ)設(shè)計(jì)之使用邏輯門和連續(xù)賦值對(duì)電路建模

使用邏輯門和連續(xù)賦值對(duì)電路建模，是相對(duì)詳細(xì)的描述硬件的方法。使用過(guò)程塊可以從更高層次的角度描述一個(gè)系統(tǒng)，稱作行為級(jí)建模（behavirol modeling）。

2023-02-08 標(biāo)簽：FPGA設(shè)計(jì)編碼器Verilog 748 0

如何用KrakenSDR制作被動(dòng)雷達(dá)呢？

提起與無(wú)線電有關(guān)的項(xiàng)目，我在紐約的家的確是個(gè)糟糕的實(shí)驗(yàn)地點(diǎn)。如果我們可以看到和聽(tīng)到無(wú)線電波，那么電子舞曲（EDM）狂歡派對(duì)會(huì)像一個(gè)剝奪感官的牢籠。

2023-02-08 標(biāo)簽：接收器SDR調(diào)諧器 1726 0