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      標(biāo)簽　>　rtl

      rtl

      rtl

      +關(guān)注1人關(guān)注

      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

      文章：352個 瀏覽：60533次 帖子：96個

      rtl技術(shù)

      SoC的功能有多少可以通過FPGA原型驗證平臺來驗證？

      我們當(dāng)然希望在項目中盡快準(zhǔn)備好基于FPGA原型驗證的代碼，以便最大限度地為軟件團隊和RTL驗證人員帶來更客觀的收益。

      2023-03-28 標(biāo)簽：fpgaasicsoc 1240 0

      為什么SoC驗證一定需要FPGA原型驗證呢？？

      在現(xiàn)代SoC芯片驗證過程中，不可避免的都會使用FPGA原型驗證，或許原型驗證一詞對你而言非常新鮮，但是FPGA上板驗證應(yīng)該是非常熟悉的場景了。

      2023-03-28 標(biāo)簽：fpgaHDMIsoc 1521 0

      邏輯等價性檢查（LEC）基礎(chǔ)知識介紹

      DFF的CK（時鐘）、Ｄ（數(shù)據(jù)）、RN（復(fù)位）、SN（置位）就是這個“邏輯塊”的終點，它們的輸入都是一個組合邏輯。

      2023-03-27 標(biāo)簽：寄存器RTL數(shù)字電路 4447 0

      如何創(chuàng)建電源狀態(tài)表

      如何創(chuàng)建電源狀態(tài)表

      當(dāng)某個區(qū)域不工作時，可以關(guān)掉其電源以節(jié)省功耗；當(dāng)性能要求不高時，也可以降低電源的電壓以節(jié)省功耗。

      2023-03-26 標(biāo)簽：電源控制器RTL 1315 0

      小數(shù)分頻器的設(shè)計

      小數(shù)分頻器的設(shè)計

      前面分別介紹了偶數(shù)和奇數(shù)分頻（即整數(shù)分頻），接下來本文介紹小數(shù)分頻。

      2023-03-23 標(biāo)簽：脈沖分頻器時鐘 1507 0

      把一個算法用RTL實現(xiàn)，有哪些比較科學(xué)的步驟？

      通常來講，我們做算法實現(xiàn)，需要有對標(biāo)的算法模型，作為驗證硬件邏輯設(shè)計是否正確的參考依據(jù)。

      2023-03-22 標(biāo)簽：fpga邏輯電路asic 1682 0

      什么是數(shù)字后仿？淺談芯片數(shù)字后仿的那些事

      這是相對于數(shù)字前仿來說的。從概念上來說，數(shù)字驗證包含兩方面的內(nèi)容，數(shù)字前仿和數(shù)字后仿。

      2023-03-15 標(biāo)簽：寄存器EDA工具RTL 1.0萬 0

      IC設(shè)計前仿真和后仿真之間有哪些異同點呢？

      一個完整的電路設(shè)計中必然包含前仿真和后仿真兩個部分，它們都屬于驗證的必要環(huán)節(jié)。

      2023-03-07 標(biāo)簽：IC設(shè)計RTLSPEC 1.0萬 0

      對DUT輸入定向或隨機的激勵

      對DUT輸入定向或隨機的激勵

      TestBench即測試平臺，是為了檢驗待測設(shè)計（design under test，DUT）而搭建的驗證環(huán)境。

      2023-02-24 標(biāo)簽：RTLDUT 1139 0

      用于AM/FM、ISM頻段、LoRa傳輸以及衛(wèi)星追蹤的RTL-SDR簡介

      用于AM/FM、ISM頻段、LoRa傳輸以及衛(wèi)星追蹤的RTL-SDR簡介

      傳統(tǒng)上來說，無線電接收機僅包含硬件組件，如濾波器、放大器、調(diào)制器和解調(diào)器等等。從最基本的層面來說，所有這些組件的工作方式都是對一個模擬信號執(zhí)行各種數(shù)學(xué)運...

      2023-02-23 標(biāo)簽：SDR衛(wèi)星ISM 2314 0

      如何降低形式驗證的復(fù)雜度？

      當(dāng)計數(shù)器和內(nèi)存處于我們所需要證明斷言的邏輯錐中，它們可能是Formal無法完成證明的根本原因。

      2023-02-22 標(biāo)簽：存儲器計數(shù)器RTL 951 0

      低功耗貫穿芯片設(shè)計全流程

      低功耗一直是便攜式電子設(shè)備的關(guān)鍵要求，但近年來，在人工智能、5G、大數(shù)據(jù)中心、汽車等應(yīng)用快速發(fā)展的推動下，對低功耗的需求已經(jīng)擴散到更多的終端產(chǎn)品中。

      2023-02-14 標(biāo)簽：soc散熱器RTL 1434 0

      使用Vivado Block Design設(shè)計解決項目繼承性問題

      使用Vivado Block Design設(shè)計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設(shè)計的自定義 RTL 文件無法快速的添加...

      2023-02-13 標(biāo)簽：HDLRTLAXI總線 3432 0

      時序邏輯的時鐘到Q傳播和建立/保持時間

      數(shù)字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

      2023-02-12 標(biāo)簽：fpgaasicRTL 1378 0

      條件（三元）運算符

      條件（三元）運算符

      RTL建模中廣泛使用的運算符是條件運算符，也稱為三元運算符，該運算符用于在兩個表達式之間進行選擇——表5-2列出了用于表示條件運算符的重點。

      2023-02-09 標(biāo)簽：建模RTL運算符 1566 0

      什么是FPGA的綜合和約束的關(guān)系？

      什么是FPGA的綜合和約束的關(guān)系？

      系統(tǒng)Verilog RTL模型-這些模型由設(shè)計工程師編寫，代表需要在ASIC或FPGA中實現(xiàn)的功能行為

      2023-02-09 標(biāo)簽：fpgaasicVerilog 1468 0

      分享下SpinalHDL中SpinalConfig中的三項參數(shù)

      當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時其生成的代碼風(fēng)格

      2023-02-08 標(biāo)簽：DDRVerilogRTL 1743 0

      FPGA基礎(chǔ)設(shè)計之使用邏輯門和連續(xù)賦值對電路建模

      使用邏輯門和連續(xù)賦值對電路建模，是相對詳細(xì)的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個系統(tǒng)，稱作行為級建模（behavirol modeling）。

      2023-02-08 標(biāo)簽：FPGA設(shè)計編碼器Verilog 694 0

      如何用KrakenSDR制作被動雷達呢？

      提起與無線電有關(guān)的項目，我在紐約的家的確是個糟糕的實驗地點。如果我們可以看到和聽到無線電波，那么電子舞曲（EDM）狂歡派對會像一個剝奪感官的牢籠。

      2023-02-08 標(biāo)簽：接收器SDR調(diào)諧器 1565 0

      探討always和always_ff的編碼風(fēng)格

      數(shù)字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

      2023-02-03 標(biāo)簽：鎖存器RTLVerilog語言 2008 0

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