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      標簽　>　rtl

      rtl

      rtl

      +關(guān)注1人關(guān)注

      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

      文章：352個 瀏覽：60533次 帖子：96個

      rtl技術(shù)

      詳細介紹數(shù)字IC設(shè)計的全流程內(nèi)容

      一顆芯片是如何造出來的，相信對行業(yè)稍有涉獵的同學(xué)，都能簡單作答：即先通過fabless進行設(shè)計，再交由Foundry進行制造，最后由封測廠交出。

      2023-10-09 標簽：寄存器IC設(shè)計RTL 2871 0

      SystemVerilog中的聯(lián)合(union)介紹

      SystemVerilog中的聯(lián)合(union)介紹

      在 SystemVerilog 中，聯(lián)合只是信號，可通過不同名稱和縱橫比來加以引用。

      2023-10-08 標簽：RTLVerilog語言 1718 0

      systemverilog：logic比reg更有優(yōu)勢？

      systemverilog：logic比reg更有優(yōu)勢？

      在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

      2023-09-28 標簽：驅(qū)動器仿真器RTL 2820 0

      節(jié)省編譯時間的解決方法

      節(jié)省編譯時間的解決方法

      影響編譯時間的因素有很多，包括工具流程、工具設(shè)置選項、RTL 設(shè)計、約束編輯、目標器件以及設(shè)計實現(xiàn)期間各工具所面臨的任何關(guān)鍵問題。除此之外，所使用的機器...

      2023-09-27 標簽：fpgaRTL編譯時間 848 0

      如何脫離Vivado建立單獨仿真環(huán)境軟件呢？

      如何脫離Vivado建立單獨仿真環(huán)境軟件呢？

      FPGA項目開發(fā)的過程中，需要完成設(shè)計代碼開發(fā)、驗證環(huán)境搭建、仿真分析、板級驗證等操作，在這個過程中，許多操作雖然必不可少但是步驟是重復(fù)的。

      2023-09-27 標簽：fpgaFPGA設(shè)計仿真 1724 0

      如何讓級聯(lián)URAM獲得最佳時序性能

      如何讓級聯(lián)URAM獲得最佳時序性能

      在上一篇文章里《如何使用UltraScale+芯片中UltraRam資源》，我們向大家介紹了在RTL設(shè)計中使用URAM的方法。其中，我們推薦大家使用Xi...

      2023-09-26 標簽：芯片XilinxRTL 3343 0

      為多個Vivado?工程復(fù)用遠程IP高速緩存

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      在設(shè)計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導(dǎo)致每次都要重新生成 IP，很費時間。

      2023-09-22 標簽：存儲器RTLVivado 1000 0

      什么是DFX技術(shù)？DFX設(shè)計一定要執(zhí)行設(shè)計規(guī)則檢查嗎？

      什么是DFX技術(shù)？DFX設(shè)計一定要執(zhí)行設(shè)計規(guī)則檢查嗎？

      DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partial Reconfiguration）。

      2023-09-21 標簽：fpgaVHDL語言RTL 8212 0

      IC設(shè)計：接口X態(tài)隔離設(shè)計

      IC設(shè)計：接口X態(tài)隔離設(shè)計

      雖然真實芯片中，寄存器初始狀態(tài)值只會為1或者為0。但是在RTL級仿真過程中X態(tài)的傳播經(jīng)常會給咱們造成很多麻煩，例如部分信號期望為0，但是仿真結(jié)果顯示為X態(tài)。

      2023-09-20 標簽：寄存器IC設(shè)計RTL 838 0

      verilog語法說明之case casez case

      verilog語法說明之case casez case

      在rtl仿真中，有四種狀態(tài)，分別是0、1、x（unknown values）和z（high-impedance values）。

      2023-09-20 標簽：仿真VerilogRTL 2493 0

      教你學(xué)Vivado—以2選1多路選擇器為例

      教你學(xué)Vivado—以2選1多路選擇器為例

      在EGO1開發(fā)板上實現(xiàn)2選1多路選擇器。

      2023-10-02 標簽：RTLFPGA芯片時序仿真 3488 0

      為什么說Vivado是基于IP的設(shè)計？

      為什么說Vivado是基于IP的設(shè)計？

      Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強調(diào)系統(tǒng)級的設(shè)計思想及以IP為核心的設(shè)計理念，突出IP核在數(shù)字系統(tǒng)設(shè)計中的作用。

      2023-09-17 標簽：FPGA設(shè)計寄存器C語言 2541 0

      什么是邏輯綜合？邏輯綜合的流程有哪些？

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      邏輯綜合是將RTL描述的電路轉(zhuǎn)換成門級描述的電路，將HDL語言描述的電路轉(zhuǎn)換為性能、面積和時序等因素約束下的門級電路網(wǎng)表。

      2023-09-15 標簽：寄存器RTLSDC 6139 0

      Formal Verify形式驗證的流程概述

      Formal Verify形式驗證的流程概述

      Formal Verify，即形式驗證，主要思想是通過使用數(shù)學(xué)證明的方式來驗證一個修改后的設(shè)計和它原始的設(shè)計，在功能上是否等價。

      2023-09-15 標簽：RTL形式驗證SPEC 1597 0

      Verilog UDPs的語法說明

      Verilog UDPs的語法說明

      User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時序邏輯模型。

      2023-09-13 標簽：寄存器仿真Verilog 1598 0

      談?wù)剮追N芯片設(shè)計增加代碼復(fù)用性的方法

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      很多芯片在設(shè)計之初，就已經(jīng)考慮如何增加代碼的復(fù)用性，盡量減少工作量，降低錯誤概率。

      2023-09-12 標簽：fpga加速器芯片設(shè)計 1584 0

      阻塞賦值與非阻塞賦值

      阻塞賦值與非阻塞賦值

      ”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進行比較。方便進行理解和使用。

      2023-09-12 標簽：RTL時序邏輯電路阻塞賦值 1293 3

      基于循環(huán)隊列的FIFO緩存實現(xiàn)

      基于循環(huán)隊列的FIFO緩存實現(xiàn)

      FIFO緩存是介于兩個子系統(tǒng)之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時，輸入的數(shù)據(jù)被寫入緩存...

      2023-09-11 標簽：寄存器fifoVerilog 1029 0

      一種簡單的、真實的基于循環(huán)序列的FIFO緩存設(shè)計

      一種簡單的、真實的基于循環(huán)序列的FIFO緩存設(shè)計

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      2023-09-11 標簽：控制器寄存器RTL 798 0

      clock-gating的綜合實現(xiàn)

      clock-gating的綜合實現(xiàn)

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      2023-09-04 標簽：寄存器IC設(shè)計ASIC設(shè)計 2311 0

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        廣東高云半導(dǎo)體科技股份有限公司提供編程設(shè)計軟件、IP核、參考設(shè)計、演示板等服務(wù)的完整FPGA芯片解決方案。
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        Samtec(申泰)公司是一家總部位于美國，致力于研發(fā)和生產(chǎn)高速數(shù)據(jù)通信連接器的供應(yīng)商，Samtec連接器使用100%液晶聚合物以及純磷青銅和鈹銅制造，擁有軍品級的技術(shù)參數(shù)，其產(chǎn)品包括各種通用標準的連接器以及通信線纜，并且為客戶提供解決方案。
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        eFPGA，全稱為嵌入式FPGA（Embedded FPGA），顧名思義是將類似于FPGA的可編程邏輯陣列“嵌入”到ASIC或SoC中。
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