clock-gating的綜合實(shí)現(xiàn)

在ASIC設(shè)計(jì)中，項(xiàng)目會(huì)期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格，以便于DC綜合時(shí)將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。

2023-09-04 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 2518 0

verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開發(fā)和設(shè)計(jì)中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語言進(jìn)行工程設(shè)計(jì)，將一張白板...

2023-09-04 標(biāo)簽：fpgaVerilogSystem 3776 0

使用abstrct model代替real model

“空間爆炸”大大增加了formal工具處理的復(fù)雜度，在有限的資源內(nèi)，難以達(dá)到收斂。

2023-08-29 標(biāo)簽：處理器存儲(chǔ)器計(jì)數(shù)器 1430 0

如何使用display提高debug效率呢？

在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯(cuò)誤，在RTL級(jí)的仿真中能夠快...

2023-08-27 標(biāo)簽：芯片設(shè)計(jì)仿真器RTL 1769 0

FPGA如何能讓程序員們更友好的開發(fā)編程呢？

對(duì)于一個(gè)軟件開發(fā)人員，可能聽說過 FPGA，甚至在大學(xué)課程設(shè)計(jì)中，可能拿FPGA做過計(jì)算機(jī)體系架構(gòu)相關(guān)的驗(yàn)證，但是對(duì)于它的第一印象可能覺得這是硬件工程師...

2023-08-25 標(biāo)簽：FPGA設(shè)計(jì)人工智能RTL 810 0

淺析形式驗(yàn)證的分類、發(fā)展、適用場(chǎng)景

Formal Verification：利用數(shù)學(xué)分析的方法，通過算法引擎建立模型，對(duì)待測(cè)設(shè)計(jì)的狀態(tài)空間進(jìn)行窮盡分析的驗(yàn)證。

2023-08-25 標(biāo)簽：EDA工具RTLSVA 2393 0

把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享

Vivado以IP為核心的設(shè)計(jì)理念的一個(gè)重要支撐就是IP Integrator（簡(jiǎn)稱IPI，IP集成器）。用戶可以很便捷地把VivadoIP Catal...

2023-08-24 標(biāo)簽：VHDL語言RTLVivado 2518 0

基于R828D調(diào)諧器芯片接收器RTL-SDR BLOG V4短波和濾波改善

改進(jìn)短波接收?，F(xiàn)在使用一個(gè)內(nèi)置的上變頻器，而不是使用直接采樣電路。這意味著沒有更多的奈奎斯特折疊約14.4 MHz的信號(hào)，提高靈敏度，和可調(diào)的高頻增益。

2023-08-22 標(biāo)簽：接收器SDR調(diào)諧器 6605 0

UVM設(shè)計(jì)模式之狀態(tài)模式介紹

軟件設(shè)計(jì)中，F(xiàn)SM(Finite-State Machine)分為3部分：狀態(tài)（State)，事件（Event)，動(dòng)作（Action)。

2023-08-22 標(biāo)簽：RTLUVM狀態(tài)機(jī) 1291 0

測(cè)試文件編寫流程說明

testbench是寫輸入激勵(lì)的，是一種驗(yàn)證手段。

2023-08-19 標(biāo)簽：測(cè)試時(shí)鐘RTL 922 0

work庫在VHDL中的特殊用法

VHDL 的一個(gè)強(qiáng)大功能是用庫來組織 RTL 的不同部分。通過使用庫，不同的設(shè)計(jì)人員可以做這個(gè)工程中自己負(fù)責(zé)的那部分工作，而不必?fù)?dān)心會(huì)在命名方面與其他設(shè)...

2023-08-19 標(biāo)簽：反相器vhdlRTL 1269 0

RTL設(shè)計(jì)規(guī)范有哪些？一個(gè)RTL用例設(shè)計(jì)介紹

D觸發(fā)器結(jié)構(gòu)如下圖所示，先有時(shí)鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時(shí)序邏輯在時(shí)鐘上升沿/下降沿后才變化

2023-08-18 標(biāo)簽：計(jì)數(shù)器RTLD觸發(fā)器 2455 0

淺析UPF設(shè)計(jì)的debug過程

景芯SoC用always on的power domain電壓域的pwrdown_mux信號(hào)作為power switch cell的switch控制信號(hào)，...

2023-08-16 標(biāo)簽：控制器芯片設(shè)計(jì)RTL 1383 0

如何在SpyGlass環(huán)境本身中修復(fù)這些Lint錯(cuò)誤呢？

我們將分析 lint目標(biāo)運(yùn)行期間產(chǎn)生的違規(guī)行為。我們可以使用 SpyGlass GUI 中的各種調(diào)試工具來了解違規(guī)

2023-08-14 標(biāo)簽：驅(qū)動(dòng)器RTL過濾器 4307 0

一覽pipeline中所出現(xiàn)的五個(gè)基本要素

stageable、StageableKey是最整個(gè)pipeline中的基本數(shù)據(jù)類型元素

2023-08-12 標(biāo)簽：處理器RTLPipeline 1355 0

如何對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試呢？

對(duì)傳統(tǒng)的非DFX設(shè)計(jì)進(jìn)行調(diào)試時(shí)，一個(gè)重要環(huán)節(jié)是插入ILA（Integrated Logic Analyzer，集成邏輯分析儀）。

2023-08-10 標(biāo)簽：處理器VHDL語言RTL 1155 0

SystemC的隨機(jī)驗(yàn)證過程是怎樣的？

SystemC是基于C++的系統(tǒng)級(jí)設(shè)計(jì)語言，兼具描述硬件電路模型和面向?qū)ο蟮某橄竽芰Α?/p>

2023-08-07 標(biāo)簽：芯片設(shè)計(jì)仿真器C語言 1471 0

使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法

芯片設(shè)計(jì)和驗(yàn)證工程師通常要為在硅片上實(shí)現(xiàn)的每一行RTL代碼寫出多達(dá)10行測(cè)試平臺(tái)代碼。驗(yàn)證任務(wù)在設(shè)計(jì)周期內(nèi)可能會(huì)占用50%或更多的時(shí)間。盡管如此辛 苦，...

2023-08-06 標(biāo)簽：fpgamatlab算法 2102 0

使用VHDL實(shí)現(xiàn)Flash讀寫控制器設(shè)計(jì)

首先拋出重點(diǎn)：使用Xilinx的平臺(tái)，最大的難點(diǎn)在于，要自己設(shè)計(jì)一個(gè)Flash讀寫控制器。

2023-08-03 標(biāo)簽：fpga控制器FlaSh 1433 0