大氣壓化學(xué)氣相沉積（APCVD）在BC電池中的應(yīng)用：從激光摻雜到高溫?cái)U(kuò)散

BC電池是一種先進(jìn)的太陽(yáng)能電池結(jié)構(gòu)，通過(guò)在電池背面交替排列p型和n型摻雜區(qū)域，消除了正面的光學(xué)遮擋損失。本文提出了一種簡(jiǎn)化的、無(wú)需掩膜的摻雜工藝，通過(guò)調(diào)...

2025-03-05 標(biāo)簽：測(cè)量TLM電池 430 0

UVM手把手教程系列（二）Phase機(jī)制簡(jiǎn)單介紹

UVM中的phase，按照其是否消耗仿真時(shí)間（$time打印出的時(shí)間）的特性，可以分成兩大類(lèi)

2024-02-29 標(biāo)簽：UVMTLMDUT 1824 0

SoC電子系統(tǒng)級(jí)設(shè)計(jì)OSCI TLM抽象模型

當(dāng)前，OSCI TLM1.0抽象模型在工業(yè)界的SoC電子系統(tǒng)級(jí)設(shè)計(jì)中已得到廣泛應(yīng)用，如早期的軟硬件集成、系統(tǒng)性能分析、結(jié)構(gòu)設(shè)計(jì)、功能驗(yàn)證等。但隨著抽象層...

2023-11-02 標(biāo)簽：socESL模型 1032 0

TLM抽象模型介紹

（1）OCP-IP TLM抽象模型 OCP-IP（Open Core Protocol International Partnership）是推動(dòng)IP核...

2023-11-02 標(biāo)簽：通信ESL模型 1025 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險(xiǎn)、節(jié)省時(shí)間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計(jì)RTLTLM 1185 0

UVM設(shè)計(jì)模式之觀察者模式解讀

Observer Pattern：對(duì)象之間定義一個(gè)一對(duì)多的依賴關(guān)系，當(dāng)一個(gè)對(duì)象改變的時(shí)候，所有依賴對(duì)象都會(huì)自動(dòng)收到通知。

2023-08-24 標(biāo)簽：UVMTLM解耦控制 1273 0

數(shù)字IC驗(yàn)證之基本的TLM通信

提高驗(yàn)證生產(chǎn)力的關(guān)鍵之一就是在合適的**抽象層次**思考問(wèn)題和完成驗(yàn)證工作，為此UVM提供了 **事務(wù)級(jí)別（transaction level）** 的...

2023-06-25 標(biāo)簽：IC設(shè)計(jì)UVMTLM 810 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標(biāo)準(zhǔn)，主要用于構(gòu)造總線系統(tǒng)的SystemC模型。

2023-06-25 標(biāo)簽：UVMTLMTCPIP協(xié)議 3061 0

uvm中的Scoreboards介紹

在驗(yàn)證過(guò)程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來(lái)自DUT的輸出響應(yīng)。

2023-06-20 標(biāo)簽：RTLUVMTLM 2060 0

介紹從一組可重用的驗(yàn)證組件中構(gòu)建測(cè)試平臺(tái)所需的步驟

本文介紹了從一組可重用的驗(yàn)證組件中構(gòu)建測(cè)試平臺(tái)所需的步驟。UVM促進(jìn)了重用，加速了測(cè)試平臺(tái)構(gòu)建的過(guò)程。

2023-06-13 標(biāo)簽：UVMTLM 626 0

UVM driver和sequencer的通信

sequencer生成激勵(lì)數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類(lèi)庫(kù)提供了uvm_sequencer基類(lèi)，其參數(shù)為request和response數(shù)據(jù)類(lèi)型。

2023-06-07 標(biāo)簽：UVMTLMsequence 2099 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過(guò)PLI在verilog中調(diào)用C函數(shù)，這種訪問(wèn)是雙向的。

2023-06-01 標(biāo)簽：編碼器VerilogTLM 2019 0

創(chuàng)建agent的步驟

agent（如下圖）實(shí)例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標(biāo)簽：UVMTLMDUT 1110 0

創(chuàng)建UVM Driver

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。UVM類(lèi)庫(kù)提供了uvm_driver基類(lèi)，所有的Driver類(lèi)都...

2023-05-30 標(biāo)簽：driverUVMTLM 931 0

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。

2023-05-30 標(biāo)簽：UVMTLMDUT 1225 0

層次化的UVM TLM連接

TLM接口的使用將驗(yàn)證環(huán)境中的每個(gè)組件與其他組件隔離。驗(yàn)證環(huán)境實(shí)例化一個(gè)組件，并完成其ports/exports的連接，不需要進(jìn)一步了解驗(yàn)證組件具體的實(shí)現(xiàn)。

2023-05-29 標(biāo)簽：接口封裝UVM 837 0

UVM Transaction-Level驗(yàn)證組件

如下圖所示，UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法。

2023-05-29 標(biāo)簽：發(fā)生器UVMTLM 827 0

深度剖析UVM中的Analysis port

Analysis port? 每個(gè)組件通過(guò)其TLM接口與系統(tǒng)中的其他組件進(jìn)行通信，用于給DUT發(fā)送激勵(lì)或者對(duì)DUT的行為進(jìn)行響應(yīng)。 然而，在任何絕大多數(shù)...

2023-05-28 標(biāo)簽：UVMTLMAnalysis 3364 0