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UVM是一個以SystemVerilog類庫為主體的驗證平臺開發(fā)框架，驗證工程師可以利用其可重用組件構建具有標準化層次結(jié)構和接口的功能驗證環(huán)境。

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uvm技術

如何用Verdi查看UVM環(huán)境中的變量？

我們常用的debug UVM的方法是通過打印log實現(xiàn)。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-25 標簽：仿真 UVM Verdi 2328 0

數(shù)字IC驗證之基本的TLM通信

提高驗證生產(chǎn)力的關鍵之一就是在合適的**抽象層次**思考問題和完成驗證工作，為此UVM提供了 **事務級別（transaction level）** 的...

2023-06-25 標簽：IC設計 UVM TLM 870 0

數(shù)字IC驗證之UVM概述

UVM提供了實現(xiàn) **覆蓋驅(qū)動驗證（coverage-driven verification ，CDV）** 的框架。 CDV結(jié)合了自動測試向量生成，自...

2023-06-25 標簽：IC設計 UVM Verilog語言 2812 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標準，主要用于構造總線系統(tǒng)的SystemC模型。

2023-06-25 標簽：UVM TLM TCPIP協(xié)議 3291 0

數(shù)字IC驗證的護城河是什么？

有的認為驗證業(yè)務方向很重要，有的認為驗證思維更重要，有的認為驗證的通用代碼能力SV+UVM更重要。

2023-06-25 標簽：IC設計 DDR 片上系統(tǒng) 501 0

UVM中uvm_config_db機制背后的大功臣

本次講一下UVM中的uvm_config_db，在UVM中提供了一個內(nèi)部數(shù)據(jù)庫，可以在其中存儲給定名稱下的值，之后可以由其它TB組件去檢索。

2023-06-20 標簽：UVM DUT 1849 0

淺析UVM中的Virtual Sequences

在一個系統(tǒng)級的驗證環(huán)境中，多個驗證組件并行地產(chǎn)生激勵。測試用例開發(fā)者可能希望協(xié)調(diào)多個通道激勵之間的時序和數(shù)據(jù)。

2023-06-20 標簽：連接器 UVM sequence 2561 0

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一，驗證環(huán)境還應該檢查來自DUT的輸出響應。

2023-06-20 標簽：RTL UVM TLM 2252 0

為什么要同時存在m_sequencer和p_sequencer他們兩個？

在構建復雜的sequence序列的時候，我們經(jīng)常會用到m_sequencer和p_sequencer，并且在很多資料中都提到兩者實際指向的是同一個對象，...

2023-06-19 標簽：UVM Verilog語言 2422 0

為什么需要使用virtual，不用可不可以？

在UVM或者SV中，經(jīng)常會碰到被virtual修飾的 class、sequence、sequencer、interface、function，不

2023-06-16 標簽：UVM Module sequence 1717 0

我眼中UVM啟動sequence的幾種常見方式

最簡單粗暴的一種方式，只需要在某個component，如my_sequencer、my_env甚至base_test的main_phase中啟動。

2023-06-16 標簽：UVM sequence 3911 0

探討一下在UVM中典型的驗證平臺

驗證平臺顧名思義就是為了驗證而存在的。普通意義上來說，如果是IP驗證，當驗證人員拿到設計的某模塊的RTL代碼（DUT，Design Under Test...

2023-06-15 標簽：RTL UVM DUT 1426 0

認識一下只有driver的驗證平臺

對于一個驗證平臺而言，最重要的角色是激勵的產(chǎn)生，最開始，driver是集合了數(shù)據(jù)的產(chǎn)生、發(fā)送于一體這么一個重要的角色（后面到進入真正UVM會將功能分離）。

2023-06-15 標簽：仿真器 UVM CLK 971 0

我的第三個UVM代碼—把testcase與driver分開

在testcase里驅(qū)動interface，當代碼越來越多，需要考慮把環(huán)境拆分成多個小的環(huán)境，便于修改和維護。

2023-06-15 標簽：仿真器 UVM sequence 884 0

我的第二個UVM代碼—連接interface

寫testbench最最核心的部分就是發(fā)激勵，今天用一個簡單的示例來介紹如何在uvm里給RTL發(fā)激勵。

2023-06-15 標簽：存儲器仿真器 RTL 1939 0

我的第一個UVM代碼—Hello world

你剛開始是怎么學UVM的？白皮書還是紅皮書？而我是從hello world實驗開始的。

2023-06-15 標簽：仿真器 UVM 1005 0

創(chuàng)建UVM Testcase的步驟

在UVM中，Testcase是一個類，它封裝了測試用例開發(fā)者編寫的特定激勵序列。

2023-06-15 標簽：仿真器 UVM 2019 0

軟件仿真、硬件仿真、原型驗證是如何工作的？

在整個芯片開發(fā)中，芯片設計的驗證階段就像一場前線戰(zhàn)斗，可以說是整道防線上成敗的關鍵。在芯片進入生產(chǎn)之前，需要保證其設計完全符合需求規(guī)格，解決所有潛在的風...

2023-06-14 標簽：寄存器 VHDL語言 RTL 975 0

介紹從一組可重用的驗證組件中構建測試平臺所需的步驟

本文介紹了從一組可重用的驗證組件中構建測試平臺所需的步驟。UVM促進了重用，加速了測試平臺構建的過程。

2023-06-13 標簽：UVM TLM 694 0

在驗證環(huán)境中開發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅(qū)動的驗證流程的關鍵。在驗證環(huán)境中，Checks和coverage可以被定義在多個位置。

2023-06-12 標簽：Verilog UVM DUT 1760 0

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