verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

參數(shù)化接口和可重用VIP：第三部分

在本系列的第一部分中，介紹了SystemVerilog接口的基本概念，并描述了這些接口的參數(shù)化給測(cè)試平臺(tái)代碼帶來(lái)的問(wèn)題。在第二部分中，描述了使用訪問(wèn)器類(lèi)...

2023-05-29 標(biāo)簽：接口 Verilog 代碼 994 0

參數(shù)化接口和可重用VIP：第二部分

虛擬接口不支持多態(tài)性，因?yàn)樗鼈兣c靜態(tài)設(shè)計(jì)元素相關(guān)聯(lián)。但是，SystemVerilog 類(lèi)確實(shí)支持多態(tài)性，這一事實(shí)可用于創(chuàng)建接口訪問(wèn)器類(lèi)。

2023-05-29 標(biāo)簽：接口監(jiān)視器 Verilog 904 0

參數(shù)化接口和可重用VIP：第一部分

基于SystemVerilog的驗(yàn)證引入了接口的概念來(lái)表示設(shè)計(jì)模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個(gè)命名的信號(hào)束，...

2023-05-29 標(biāo)簽：接口 Verilog UVM 913 0

通過(guò)簡(jiǎn)單的保存-恢復(fù)策略避免UVM VIP的冗余仿真周期

Verilog 提供了在特定時(shí)間點(diǎn)保存設(shè)計(jì)及其測(cè)試平臺(tái)狀態(tài)的選項(xiàng)。我們可以將模擬恢復(fù)到相同的狀態(tài)，然后從那里繼續(xù)。這可以通過(guò)從Verilog代碼添加適當(dāng)...

2023-05-29 標(biāo)簽：存儲(chǔ)器 Verilog 代碼 1014 0

Verilog邊碼邊學(xué)Lesson：圖像采集與顯示設(shè)計(jì)之PLL配置與例化

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)...

2023-05-29 標(biāo)簽：傳感器圖像采集 pll 1069 0

verilog基礎(chǔ)知識(shí)介紹

組合邏輯：任何時(shí)刻電路的穩(wěn)定輸出，僅僅取決于該時(shí)刻各個(gè)輸入變量的取值。

2023-05-29 標(biāo)簽：寄存器 Verilog 觸發(fā)器 1294 0

MIPI聲線(xiàn)測(cè)試套件

通常，驗(yàn)證IP和設(shè)計(jì)集成需要深入了解協(xié)議和方法。這需要投入大量時(shí)間來(lái)建立內(nèi)部專(zhuān)業(yè)知識(shí)。為了加快這一過(guò)程，Synopsys 的 Soundwire VIP...

2023-05-26 標(biāo)簽：Verilog RTL 源代碼 1275 0

優(yōu)化HBM2E運(yùn)行時(shí)性能

性能仍然是任何復(fù)雜片上系統(tǒng) （SoC）設(shè)計(jì)的關(guān)鍵因素。此外，復(fù)雜性每天都在增加，這給工程師跟蹤設(shè)計(jì)性能帶來(lái)了挑戰(zhàn)，但他們的任務(wù)是不斷提高芯片性能。在運(yùn)...

2023-05-26 標(biāo)簽：處理器 SoC Verilog 836 0

從仿真器的角度理解Verilog語(yǔ)言2

要想深入理解Verilog就必須正視Verilog語(yǔ)言同時(shí)具備硬件特性和軟件特性。在當(dāng)下的教學(xué)過(guò)程中，教師和教材都過(guò)于強(qiáng)調(diào)Verilog語(yǔ)言的硬件特性和...

2023-05-25 標(biāo)簽：仿真器軟件 Verilog 1086 0

從仿真器的角度理解Verilog語(yǔ)言1

2023-05-25 標(biāo)簽：仿真軟件 Verilog 1184 0

UVM中add_typewide_sequence和add_sequence的區(qū)別

第2和第3種方式類(lèi)似，第3種是一下子添加多個(gè)sequence，它內(nèi)部原理就是調(diào)用第2種的函數(shù)，因此在本質(zhì)上，只有第1和第2種這兩類(lèi)區(qū)別。

2023-05-24 標(biāo)簽：Verilog UVM sequence 925 0

Systemverilog里class類(lèi)型的記錄

class里面包含data和對(duì)data進(jìn)行操作的subroutines(functions and tasks)。class的data稱(chēng)為class p...

2023-05-24 標(biāo)簽：Verilog 987 0

Innovus教程：輸出用于LVS的Verilog網(wǎng)表文件各種控制選項(xiàng)

有時(shí)候網(wǎng)表中可能會(huì)有一些空的module（在網(wǎng)表中體現(xiàn)為Module下面沒(méi)有Cell或者準(zhǔn)確說(shuō)沒(méi)有含MOS管的有效器件），而它們?cè)诎鎴D里面也是不存在的，...

2023-05-24 標(biāo)簽：MOS管 Verilog LVS 4259 0

淺談System Verilog的DPI機(jī)制

System Verilog(SV)把其他編程語(yǔ)言統(tǒng)一成為外語(yǔ)，F(xiàn)oreign Programming Language（FPL）。

2023-05-23 標(biāo)簽：Verilog C語(yǔ)言 VCS 2899 0

數(shù)字信號(hào)處理的基礎(chǔ)知識(shí)

本文是本系列的第一篇，參考杜勇老師的數(shù)字濾波器MATLAB和Verilog實(shí)現(xiàn)以及一些網(wǎng)文博客，更新順序參考杜勇老師的書(shū)籍目錄。本文主要介紹關(guān)于數(shù)字信號(hào)...

2023-05-22 標(biāo)簽：matlab 數(shù)字濾波器計(jì)算機(jī) 4626 0

FPGA編程語(yǔ)言之verilog語(yǔ)法2

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(chēng)為模塊。Verilo...

2023-05-22 標(biāo)簽：電路設(shè)計(jì)Verilog HDL 1133 0

FPGA編程語(yǔ)言之verilog語(yǔ)法1

2023-05-22 標(biāo)簽：元器件 Verilog HDL 1179 0

initial begin-end真的是仿真最早執(zhí)行的嗎？

SystemVerilog中，initial begin-end是仿真開(kāi)始就會(huì)執(zhí)行的代碼塊。比如UVM的test入口函數(shù)run_test，一般就是在in...

2023-05-22 標(biāo)簽：Verilog UVM 1385 0

固定優(yōu)先級(jí)的仲裁round robin算法介紹

當(dāng)總線(xiàn)上有多個(gè)master，他們都能發(fā)起傳輸請(qǐng)求req，要求占用總線(xiàn)。但資源是有限的，需要去仲裁誰(shuí)獲得總線(xiàn)使用權(quán)grant。

2023-05-17 標(biāo)簽：算法 Verilog 總線(xiàn) 3334 0

Vivado：ROM和RAM的verilog代碼實(shí)現(xiàn)

本文主要介紹ROM和RAM實(shí)現(xiàn)的verilog代碼版本，可以借鑒參考下。

2023-05-16 標(biāo)簽：ROM RAM Verilog 2461 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

AD10

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識(shí)別

識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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AD09

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PDN

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QuickPcb

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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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Protel 99 se

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powerlink

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candence

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面包板

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

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AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

特性阻抗

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特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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紅外觸摸屏

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