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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個 瀏覽：112052次 帖子：937個

      verilog技術(shù)

      從Verilog PLI到SystemVerilog DPI的演變過程

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      寫過Verilog和systemverilog的人肯定都用過系統(tǒng)自定義的函數(shù)$display，這是預(yù)定好的，可以直接調(diào)用的功能。

      2023-05-16 標(biāo)簽：VerilogC語言RTL 1250 0

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      在FPGA設(shè)計中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開始啟動并保證正確運行。本文將分別介紹FPGA中三種常用復(fù)位電路：同步復(fù)位、異步復(fù)...

      2023-05-14 標(biāo)簽：fpgaFPGA設(shè)計寄存器 3067 0

      Verilog實現(xiàn)流水燈及與C語言的對比

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      　　由原理圖可知僅當(dāng)FPGA的對應(yīng)管腳輸入低電平時LED才會亮，流水燈的效果可以輪流讓四個對應(yīng)管腳輸出低電平來產(chǎn)生。

      2023-05-14 標(biāo)簽：fpgaledVerilog 1660 0

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      　　以前總是沒有記錄的習(xí)慣，導(dǎo)致遇到問題時總得重新回憶與摸索，大大降低了學(xué)習(xí)效率，從今天開始決定改掉這個壞毛病，認(rèn)真記錄自己的Verilog學(xué)習(xí)之路，希...

      2023-05-14 標(biāo)簽：Xilinx軟件Verilog 1219 0

      Verilog常用的循環(huán)語句及用途

      本文主要介紹verilog常用的循環(huán)語句，循環(huán)語句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。

      2023-05-12 標(biāo)簽：fpgaFPGA設(shè)計verilog 3252 0

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      本文將討論 verilog 中常用的數(shù)據(jù)類型，包括對數(shù)據(jù)表示、線網(wǎng)類型、變量類型和數(shù)組，分享一下使用方法和注意事項。

      2023-05-12 標(biāo)簽：寄存器Verilog數(shù)值 1.1萬 0

      Verilog邊沿檢測的基本原理和代碼實現(xiàn)

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      本文將從Verilog和邊沿檢測的基本概念入手，介紹Verilog邊沿檢測的原理和應(yīng)用代碼示例。

      2023-05-12 標(biāo)簽：Verilog數(shù)字信號時序 4850 0

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      FPGA需要良好的數(shù)電模電基礎(chǔ)，verilog需要良好C語言基礎(chǔ)。

      2023-05-11 標(biāo)簽：fpga邏輯電路Verilog 2747 0

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      我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。 源文件內(nèi)容如下：

      2023-05-11 標(biāo)簽：Verilog加法器VCS 2233 0

      如何使用參數(shù)化編寫可重用的verilog代碼

      我們將介紹如何使用verilog參數(shù)和generate語句來編寫可重用的verilog 代碼。 與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼...

      2023-05-11 標(biāo)簽：Verilog編程語言代碼 1444 0

      IC設(shè)計基礎(chǔ)：Verilog計算1的數(shù)量

      如下所示，采用循環(huán)語句+移位+邏輯與1+累加來實現(xiàn)1的統(tǒng)計。最終調(diào)用函數(shù)獲得輸入信號中1的數(shù)量。

      2023-05-11 標(biāo)簽：IC設(shè)計信號Verilog 5528 0

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      2023-05-10 標(biāo)簽：寄存器Verilog時序電路 5214 0

      如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？

      與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發(fā)時間，因為我們可以更輕松地將代碼從一個設(shè)計移植到另一個設(shè)計。

      2023-05-08 標(biāo)簽：Verilog計數(shù)器編程語言 2029 0

      如何用vcs+verdi仿真Verilog文件并查看波形呢？

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      我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。

      2023-05-08 標(biāo)簽：Verilog加法器VCS 7163 0

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      2023-05-05 標(biāo)簽：VerilogAI代碼 1007 0

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      2023-05-04 標(biāo)簽：fifoVerilogHDL 767 0

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      在SpinalHDL中使用之前已有的Verilog等代碼的時候需要將這些代碼包在一個BlackBox里面，但是如果這些代碼里面有時鐘和復(fù)位，我們需要怎么...

      2023-05-04 標(biāo)簽：Verilog時鐘HDL 1045 0

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      2023-04-28 標(biāo)簽：仿真Verilog變量 1734 0

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        Protues
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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        FPGA芯片
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        +關(guān)注
        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時間內(nèi)，裝備消費者所需的新一代汽車。
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        +關(guān)注
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        +關(guān)注
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      • 時鐘源
        時鐘源
        +關(guān)注
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        AD采樣
        +關(guān)注
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        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價格實現(xiàn)與其相當(dāng)性能，性價比提高了一倍，功耗降低了一半。
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