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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個(gè) 瀏覽：112053次 帖子：937個(gè)

      verilog技術(shù)

      淺談VCS的兩種仿真flow

      幾乎所有的芯片設(shè)計(jì)、芯片驗(yàn)證工程師，每天都在和VCS打交道，但是由于驗(yàn)證環(huán)境的統(tǒng)一化管理，一般將不同的編譯仿真選項(xiàng)集成在一個(gè)文件里，只需要一兩個(gè)人維護(hù)即...

      2023-01-10 標(biāo)簽：仿真Verilogvhdl 5055 0

      SystemVerilog中至關(guān)重要的結(jié)構(gòu)體和自定義類型

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      在上一篇文章《SystemVerilog中至關(guān)重要的的數(shù)據(jù)類型》中，介紹了枚舉類型的本質(zhì)和使用語法。本文接著介紹SV中同樣不可忽略的結(jié)構(gòu)體（struct...

      2023-01-21 標(biāo)簽：數(shù)據(jù)Verilog代碼 2805 0

      簡(jiǎn)述SystemVerilog的隨機(jī)約束方法

      上一篇文章介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（constraints）。通過...

      2023-01-21 標(biāo)簽：Verilog代碼約束 2643 0

      簡(jiǎn)述SystemVerilog的各種隨機(jī)化方法

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      我習(xí)慣將驗(yàn)證空間理解為：驗(yàn)證中原則上需要覆蓋的芯片所有有可能出現(xiàn)的工作狀態(tài)的集合。為了探索這片廣袤的驗(yàn)證空間，驗(yàn)證的時(shí)候搞出了帶有約束的隨機(jī)測(cè)試（con...

      2023-01-21 標(biāo)簽：芯片VerilogSystem 6878 0

      常用串行總線(二)——SPI協(xié)議(Verilog實(shí)現(xiàn))

      SPI(Serial Perripheral Interface, 串行外圍設(shè)備接口)是 Motorola 公司推出的一種同步串行接口技術(shù)。SPI 總線...

      2023-01-06 標(biāo)簽：接口VerilogSPI 9699 0

      常用串行總線(一)——UART協(xié)議(Verilog實(shí)現(xiàn))

      通用異步收發(fā)傳輸器（Universal Asynchronous Receiver/Transmitter)，通常稱作UART。它將要傳輸?shù)馁Y料在串行通...

      2023-01-05 標(biāo)簽：接口Veriloguart 4418 0

      時(shí)序邏輯電路的精華——計(jì)數(shù)器

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      2022-12-29 標(biāo)簽：電路邏輯電路Verilog 1579 0

      Verilog電路設(shè)計(jì)之單bit跨時(shí)鐘域同步和異步FIFO

      FIFO用于為匹配讀寫速度而設(shè)置的數(shù)據(jù)緩沖buffer，當(dāng)讀寫時(shí)鐘異步時(shí)，就是異步FIFO。多bit的數(shù)據(jù)信號(hào)，并不是直接從寫時(shí)鐘域同步到讀時(shí)鐘域的。

      2023-01-01 標(biāo)簽：fifoVerilog 1549 0

      Verilog語法之generate for、generate if、generate case

      Verilog-2005中有3個(gè)generate 語句可以用來很方便地實(shí)現(xiàn)重復(fù)賦值和例化（generate for）或根據(jù)條件選擇性地進(jìn)行編譯（gene...

      2022-12-28 標(biāo)簽：Verilog編譯Vivado 3372 1

      FPGA設(shè)計(jì)硬件語言Verilog中的參數(shù)化

      FPGA 設(shè)計(jì)的硬件語言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。

      2022-12-26 標(biāo)簽：FPGA設(shè)計(jì)VerilogC語言 1110 0

      什么是良好的Verilog代碼風(fēng)格？

      1. 前言 之前在公司負(fù)責(zé)制定代碼規(guī)范，費(fèi)了九牛二虎之力，終于整理出來一份文檔。由于保密規(guī)定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...

      2022-12-22 標(biāo)簽：Verilog代碼 1076 0

      仿真Xilinx網(wǎng)表

      Xilinx-vivado的網(wǎng)表形式有edf和dcp兩個(gè)方式，兩個(gè)方式各有不同。對(duì)于仿真來說，兩者均需轉(zhuǎn)換為verilog的形式進(jìn)行仿真，只是使用的命令不同。

      2022-12-20 標(biāo)簽：Xilinx仿真Verilog 6183 0

      verilog中阻塞賦值和非阻塞賦值的區(qū)別

      阻塞賦值操作符用等號(hào)(即 = )表示?！白枞笔侵冈谶M(jìn)程語句（initial和always）中，當(dāng)前的賦值語句阻斷了其后的語句，也就是說后面的語句必須等...

      2022-12-19 標(biāo)簽：Verilog阻塞 8211 0

      關(guān)于Vivado Non-project，我們應(yīng)知道的一些問題

      Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

      2022-12-15 標(biāo)簽：VerilogSystemproject 2517 0

      一種通用的Uart收發(fā)Verilog模塊

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      2022-12-15 標(biāo)簽：Veriloguart串口通信 944 0

      混合編程中的模塊命名與管理

      最近在項(xiàng)目中以SpinalHDL為主體做系統(tǒng)集成，其中遇到了不少模塊命名與管理的坑，借此機(jī)會(huì)，再來聊一聊混合編程中的模塊件命名與管理的事情。

      2022-12-13 標(biāo)簽：模塊Verilog混合編程 1208 0

      System Verilog中的Mailboxes

      Mailboxes是進(jìn)程間通信的另一種方式，但是比semaphores更強(qiáng)大，因?yàn)镸ailboxes可以在兩個(gè)進(jìn)程之間交換消息。

      2022-12-13 標(biāo)簽：VerilogSystem進(jìn)程 2916 0

      SystemVerilog中的fork-join_none

      fork-join_none和fork-join、fork-join_any的區(qū)別一樣在于進(jìn)程退出機(jī)制以及對(duì)于父進(jìn)程的影響。

      2022-12-12 標(biāo)簽：VerilogSystem進(jìn)程 3099 0

      SystemVerilog中的電平敏感事件控制

      在verilog中絕大多數(shù)使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。

      2022-12-12 標(biāo)簽：VerilogSystem 1952 0

      SystemVerilog中的Semaphores

      SystemVerilog中Semaphore（旗語）是一個(gè)多個(gè)進(jìn)程之間同步的機(jī)制之一，這里需要同步的原因是這多個(gè)進(jìn)程共享某些資源。

      2022-12-12 標(biāo)簽：cpuVerilogSystem 3749 0

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        Protues
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        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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        FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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        面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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      • 時(shí)鐘源
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        +關(guān)注
        時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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        驅(qū)動(dòng)電流
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      • Kintex-7
        Kintex-7
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        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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        Protel DXP
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        FPGA教程
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