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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注29人關(guān)注

      Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：708個(gè) 瀏覽：112052次 帖子：937個(gè)

      verilog技術(shù)

      鋯石FPGA A4_Nano開(kāi)發(fā)板視頻：Verilog基礎(chǔ)知識(shí)和語(yǔ)法的講解

      鋯石FPGA A4_Nano開(kāi)發(fā)板視頻：Verilog基礎(chǔ)知識(shí)和語(yǔ)法的講解

      　　Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和...

      2019-09-27 標(biāo)簽：fpga監(jiān)控verilog 1933 0

      鋯石FPGA A4_Nano開(kāi)發(fā)板視頻：Verilog關(guān)于問(wèn)題解惑

      鋯石FPGA A4_Nano開(kāi)發(fā)板視頻：Verilog關(guān)于問(wèn)題解惑

      Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證...

      2019-09-27 標(biāo)簽：fpga仿真器verilog 1922 0

      基于Verilog實(shí)現(xiàn)2ASK的調(diào)制

      基于Verilog實(shí)現(xiàn)2ASK的調(diào)制

      在進(jìn)行無(wú)線(xiàn)通信時(shí)，基帶產(chǎn)生的信號(hào)需要通過(guò)天線(xiàn)發(fā)送出去，需要滿(mǎn)足一個(gè)條件，即欲發(fā)射信號(hào)的波長(zhǎng)與天線(xiàn)的尺寸可比擬（通常認(rèn)為天線(xiàn)尺寸應(yīng)大于波長(zhǎng)的十分之一），這...

      2019-04-29 標(biāo)簽：無(wú)線(xiàn)通信Verilog2ASK 5792 0

      高質(zhì)量Verilog代碼有什么特點(diǎn)

      高質(zhì)量Verilog代碼有什么特點(diǎn)

      高質(zhì)量的verilog代碼主要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

      2019-03-30 標(biāo)簽：Verilogmac 2081 0

      如何設(shè)計(jì)可綜合的Verilog代碼和應(yīng)該遵循什么原則

      在接觸Verilog 語(yǔ)法參考手冊(cè)的時(shí)候，我們發(fā)現(xiàn)其提供了一組非常豐富的功能來(lái)描述硬件。所以大家往往會(huì)疑惑那些Verilog語(yǔ)句是可綜合的，那些是只能用...

      2019-04-20 標(biāo)簽：fpga存儲(chǔ)器verilog 4962 0

      詳解Verilog的一些基本要素

      前面已經(jīng)說(shuō)到，模塊名的定義要符合標(biāo)識(shí)符的定義，那么什么是標(biāo)識(shí)符呢？它的語(yǔ)法是什么呢？

      2019-02-11 標(biāo)簽：寄存器verilog 5653 0

      verilog輕松實(shí)現(xiàn)高分辨率DDS

      verilog輕松實(shí)現(xiàn)高分辨率DDS

      根據(jù)公式2我們可以得到：N越大，也就是頻率控制字位寬越大，那么分辨率越高，我們?cè)O(shè)置的任意頻率都可以做到更接近，頻譜上就越看不出差別。而且我們可以知道，這...

      2019-02-04 標(biāo)簽：VerilogDDS調(diào)整器 6071 0

      Verilog如何編程?Verilog編程知識(shí)點(diǎn)總結(jié)

      Verilog如何編程?Verilog編程知識(shí)點(diǎn)總結(jié)

      FPGA的設(shè)計(jì)就是將自己想要實(shí)現(xiàn)的邏輯通過(guò)計(jì)算機(jī)能夠理解的語(yǔ)言描述出來(lái)，并讓計(jì)算機(jī)根據(jù)FPGA內(nèi)部的資源生成

      2019-01-01 標(biāo)簽：FPGAVerilog編程 8733 1

      使用verilogHDL實(shí)現(xiàn)乘法器

      使用verilogHDL實(shí)現(xiàn)乘法器

      本文在設(shè)計(jì)實(shí)現(xiàn)乘法器時(shí)，采用了4-2和5-2混合壓縮器對(duì)部分積進(jìn)行壓縮，減少了乘法器的延時(shí)和資源占 用率；經(jīng)XilinxISE和QuartusII兩種集...

      2018-12-19 標(biāo)簽：VerilogEDA技術(shù) 1.1萬(wàn) 0

      如何利用verilog驗(yàn)證二分法查找的設(shè)計(jì)代碼

      下面是產(chǎn)生輸出文件的過(guò)程，這里我們?cè)O(shè)置輸出結(jié)果的格式是fsdb，當(dāng)然我們也可以設(shè)置成vcd的格式。fsdb的文件size比較小，而且利用verdi的波形...

      2018-11-26 標(biāo)簽：電路服務(wù)器verilog 6007 0

      Verilog 99題:畫(huà)出CMOS三態(tài)緩沖器的電路原理圖

      圖5，CMOS傳輸門(mén)，雙向傳輸，當(dāng)C=0，~C=Vdd，兩個(gè)MOS管都截止，輸入和輸出之間呈現(xiàn)高阻態(tài)，當(dāng)C=Vdd，~C=0，如果0 <= Vi <= ...

      2018-11-12 標(biāo)簽：CMOS反相器Verilog 1.5萬(wàn) 0

      Verilog和VHDL之間如何互轉(zhuǎn)

      當(dāng)然階段四純屬個(gè)人的對(duì)未來(lái)的推測(cè)，但是，近年來(lái)，F(xiàn)PGA也高速發(fā)展，明顯有當(dāng)年匯編語(yǔ)言開(kāi)發(fā)到C高級(jí)語(yǔ)言開(kāi)發(fā)的趨勢(shì)，我們是不是應(yīng)該不局限于只學(xué)習(xí)FPG...

      2018-11-12 標(biāo)簽：VerilogC語(yǔ)言VHDL 2.6萬(wàn) 0

      FPGA中的testbench介紹

      FPGA中的testbench介紹

      跟大家解釋一點(diǎn)，所有testbench本質(zhì)上都是串行執(zhí)行，因?yàn)樵贑PU環(huán)境下，沒(méi)有可靠并行執(zhí)行的能力。所有并行的語(yǔ)句，比如兩個(gè)always模塊，fork...

      2018-10-10 標(biāo)簽：FPGAverilog 9973 0

      如何把二進(jìn)制轉(zhuǎn)換為格雷碼？格雷碼是如何判斷讀空寫(xiě)滿(mǎn)呢？

      如何把二進(jìn)制轉(zhuǎn)換為格雷碼？格雷碼是如何判斷讀空寫(xiě)滿(mǎn)呢？

      在傳遞讀寫(xiě)時(shí)鐘域的指針使用格雷碼來(lái)傳遞，如何把二進(jìn)制轉(zhuǎn)換為格雷碼，格雷碼是如何判斷讀空寫(xiě)滿(mǎn)呢？

      2018-09-15 標(biāo)簽：二進(jìn)制verilog格雷碼 8657 0

      常見(jiàn)的Verilog行為級(jí)描述語(yǔ)法

      常見(jiàn)的Verilog行為級(jí)描述語(yǔ)法

      常見(jiàn)的Verilog描述語(yǔ)句與對(duì)應(yīng)的邏輯關(guān)系；熟悉語(yǔ)法與邏輯之間的關(guān)系

      2018-09-15 標(biāo)簽：VerilogCaseIF 1.1萬(wàn) 0

      FPGA學(xué)習(xí)verilog代碼的經(jīng)驗(yàn)總結(jié)

      既然HDL設(shè)計(jì)是并行的，那么就只能各個(gè)擊破了。我的習(xí)慣是先抓幾個(gè)重要端口，比如時(shí)鐘(CLK)、復(fù)位(RESET)等出現(xiàn)頻率比較高的端口，把它先弄清楚...

      2018-09-15 標(biāo)簽：fpgaverilog代碼 1945 0

      不同verilog代碼的RTL視圖

      不同verilog代碼的RTL視圖

      剛開(kāi)始玩CPLD/FPGA開(kāi)發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說(shuō)功耗小體積小，但是資源還是很小的，你寫(xiě)點(diǎn)稍微復(fù)雜...

      2018-09-15 標(biāo)簽：verilogrtl 4022 0

      組合邏輯概述

      組合邏輯概述

      根據(jù)狄摩根定律第二條，就可以將積之和布爾表達(dá)式轉(zhuǎn)化成和之積形式；根據(jù)狄摩根定律第一條，就可以將和之積布爾表達(dá)式轉(zhuǎn)化成積之和形式。

      2018-09-10 標(biāo)簽：邏輯電路Verilog 8325 0

      數(shù)字電路里面有什么元素需要被描述?

      組合邏輯電路： 可以利用 assign 或者 always @(*) 語(yǔ)句描述。一般復(fù)雜的組合邏輯電路利用 always @(*)語(yǔ)句塊描述。如上加法...

      2018-09-07 標(biāo)簽：邏輯電路Verilog數(shù)字電路 4895 0

      采用FPGA和單片機(jī)結(jié)合的等精度原理的測(cè)量頻率實(shí)現(xiàn)

      采用FPGA和單片機(jī)結(jié)合的等精度原理的測(cè)量頻率實(shí)現(xiàn)

      傳統(tǒng)測(cè)量頻率的方法主要有直接測(cè)量法、分頻測(cè)量法、測(cè)周法等，這些方法往往只適用于測(cè)量一段頻率，當(dāng)被測(cè)信號(hào)的頻率發(fā)生變化時(shí)，測(cè)量的精度就會(huì)下降。

      2018-09-17 標(biāo)簽：fpga單片機(jī)Verilog 8053 0

      相關(guān)標(biāo)簽

      相關(guān)話(huà)題

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      • Protues
        Protues
        +關(guān)注
        Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
      • 靜電防護(hù)
        靜電防護(hù)
        +關(guān)注
        為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
      • Altium Designer
        Altium Designer
        +關(guān)注
      • FPGA芯片
        FPGA芯片
        +關(guān)注
        FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
      • ArduBlock
        ArduBlock
        +關(guān)注
        ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
      • AD10
        AD10
        +關(guān)注
      • 識(shí)別
        識(shí)別
        +關(guān)注
      • FPGA開(kāi)發(fā)板
        FPGA開(kāi)發(fā)板
        +關(guān)注
        FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
      • PCB封裝
        PCB封裝
        +關(guān)注
        pcb封裝就是把 實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
      • QUARTUS II
        QUARTUS II
        +關(guān)注
        Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
      • 語(yǔ)音交互
        語(yǔ)音交互
        +關(guān)注
      • PCB封裝庫(kù)
        PCB封裝庫(kù)
        +關(guān)注
      • AD09
        AD09
        +關(guān)注
      • PDN
        PDN
        +關(guān)注
      • QuickPcb
        QuickPcb
        +關(guān)注
      • Artix-7
        Artix-7
        +關(guān)注
        　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
      • VHDL代碼
        VHDL代碼
        +關(guān)注
      • Protel 99 se
        Protel 99 se
        +關(guān)注
      • powerlink
        powerlink
        +關(guān)注
      • candence
        candence
        +關(guān)注
      • 面包板
        面包板
        +關(guān)注
        面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
      • AXI
        AXI
        +關(guān)注
        AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪(fǎng)問(wèn)和亂序訪(fǎng)問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
      • 特性阻抗
        特性阻抗
        +關(guān)注
        特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
      • 時(shí)鐘源
        時(shí)鐘源
        +關(guān)注
        時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英 晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
      • AD采樣
        AD采樣
        +關(guān)注
        　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
      • 驅(qū)動(dòng)電流
        驅(qū)動(dòng)電流
        +關(guān)注
      • Kintex-7
        Kintex-7
        +關(guān)注
        　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
      • Protel DXP
        Protel DXP
        +關(guān)注
      • FPGA教程
        FPGA教程
        +關(guān)注
      • 紅外觸摸屏
        紅外觸摸屏
        +關(guān)注
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      關(guān)注此標(biāo)簽的用戶(hù)(29人)

      jf_95502521 jf_37386364 jf_03796617 jf_62405505 jf_33060107 jf_45248248 droprise jf_42740451 wowowo1 xiaonainai zhayhgaaa 476530

      編輯推薦廠(chǎng)商產(chǎn)品技術(shù)軟件/工具OS/語(yǔ)言教程專(zhuān)題

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      模數(shù)轉(zhuǎn)換器 數(shù)模轉(zhuǎn)換器 數(shù)字電位器 觸摸屏控制器 AFE ADC DAC 電源管理
      線(xiàn)性穩(wěn)壓器 LDO 開(kāi)關(guān)穩(wěn)壓器 DC/DC 降壓轉(zhuǎn)換器 電源模塊 MOSFET IGBT
      振蕩器 諧振器 濾波器 電容器 電感器 電阻器 二極管 晶體管
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      電機(jī)驅(qū)動(dòng)器 步進(jìn)驅(qū)動(dòng)器 TWS BLDC 無(wú)刷直流驅(qū)動(dòng)器 濕度傳感器 光學(xué)傳感器 圖像傳感器
      數(shù)字隔離器 ESD 保護(hù) 收發(fā)器 橋接器 多路復(fù)用器 氮化鎵 PFC 數(shù)字電源
      開(kāi)關(guān)電源 步進(jìn)電機(jī) 無(wú)線(xiàn)充電 LabVIEW EMC PLC OLED 單片機(jī)
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