verilog

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Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Vivado HLS能否取代HDL開(kāi)發(fā)

大多數(shù)FPGA程序員認(rèn)為，高級(jí)工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎？

2023-06-27 標(biāo)簽：fpga Verilog HDL 920 0

SystemVerilog中ifndef如何避免重復(fù)編譯

`ifndef是SystemVerilog/Verilog中的一種條件編譯命令，可以認(rèn)為其是"if not defined"的縮寫，...

2023-06-25 標(biāo)簽：Verilog System 命令 3828 0

用ChatGPT設(shè)計(jì)了一顆芯片

現(xiàn)代硬件設(shè)計(jì)始于以自然語(yǔ)言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z(yǔ)言（HDL），例如Verilog。自動(dòng)翻譯可以減少工...

2023-06-19 標(biāo)簽：芯片集成電路 Verilog 988 0

基于FPGA的分頻器設(shè)計(jì)

板載晶振提供的時(shí)鐘信號(hào)頻率是固定的，不一定滿足需求，因此需要對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻。要得到更慢的時(shí)鐘頻率可以分頻，要得到更快的時(shí)鐘頻率可以倍頻。我們...

2023-06-23 標(biāo)簽：fpga 晶振分頻器 3796 0

System Verilog的概念以及與Verilog的對(duì)比

Verilog模塊之間的連接是通過(guò)模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個(gè)模塊定義端口，我們必須對(duì)期望的硬件設(shè)計(jì)有一個(gè)詳細(xì)的認(rèn)識(shí)。不幸的是，在設(shè)計(jì)的早期...

2023-06-12 標(biāo)簽：模塊接口 Verilog 1888 0

在驗(yàn)證環(huán)境中開(kāi)發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅(qū)動(dòng)的驗(yàn)證流程的關(guān)鍵。在驗(yàn)證環(huán)境中，Checks和coverage可以被定義在多個(gè)位置。

2023-06-12 標(biāo)簽：Verilog UVM DUT 1760 0

Verilog基本語(yǔ)法概述

Verilog 是一種用于數(shù)字邏輯電路設(shè)計(jì)的硬件描述語(yǔ)言，可以用來(lái)進(jìn)行數(shù)字電路的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。

2023-06-10 標(biāo)簽：邏輯電路電路設(shè)計(jì)Verilog 2075 0

帶你了解SystemVerilog中的關(guān)聯(lián)數(shù)組

在SystemVerilog中，我們知道可以使用動(dòng)態(tài)數(shù)組實(shí)現(xiàn)數(shù)組元素個(gè)數(shù)的動(dòng)態(tài)分配，即隨用隨分

2023-06-09 標(biāo)簽：仿真器 Verilog C語(yǔ)言 8285 0

FPGA的數(shù)字信號(hào)處理：重寫FIR邏輯以滿足時(shí)序要求

在上一篇文章中（FPGA 的數(shù)字信號(hào)處理：Verilog 實(shí)現(xiàn)簡(jiǎn)單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...

2023-06-09 標(biāo)簽：fpga 存儲(chǔ)器數(shù)字信號(hào)處理 1157 0

FPGA的數(shù)字信號(hào)處理：Verilog實(shí)現(xiàn)簡(jiǎn)單的FIR濾波器

該項(xiàng)目介紹了如何使用 Verilog 實(shí)現(xiàn)具有預(yù)生成系數(shù)的簡(jiǎn)單 FIR 濾波器。

2023-06-07 標(biāo)簽：fpga 濾波器數(shù)字信號(hào)處理 4120 0

verilog整數(shù)四則運(yùn)算的位寬考量簡(jiǎn)介

加、減使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對(duì)加減不加區(qū)分，對(duì)有無(wú)符號(hào)也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 1828 0

Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點(diǎn)討論

在寫Verilog TestBench，為了更方便更抽象地對(duì)底層模塊內(nèi)部的信號(hào)進(jìn)行控制，經(jīng)常會(huì)使用到跨模塊調(diào)用的方式，這個(gè)就叫做Cross Module...

2023-06-06 標(biāo)簽：Verilog DUT 5471 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說(shuō)明了，在電路中信號(hào)的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 4573 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計(jì)過(guò)程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標(biāo)簽：FIR Verilog VCS 4979 0

邊沿檢測(cè)電路設(shè)計(jì)

對(duì)于8位向量中的每個(gè)位，檢測(cè)輸入信號(hào)何時(shí)從一個(gè)時(shí)鐘周期的0變?yōu)橄乱粋€(gè)時(shí)鐘周期的1（類似于上升沿檢測(cè)）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

2023-06-05 標(biāo)簽：檢測(cè)電路 Verilog 狀態(tài)機(jī) 1147 0

verilog中的task用法介紹

任務(wù)就是一段封裝在“task-endtask”之間的程序。任務(wù)是通過(guò)調(diào)用來(lái)執(zhí)行的，而且只有在調(diào)用時(shí)才執(zhí)行

2023-06-05 標(biāo)簽：寄存器 Verilog 全加器 2090 0

SystemVerilog實(shí)用知識(shí)點(diǎn)：覆蓋率之Function Coverage

SystemVerilog是一名芯片驗(yàn)證工程師，必須掌握的一門語(yǔ)言，其中Function Coverage是必須要懂的知識(shí)點(diǎn)之一；

2023-06-04 標(biāo)簽：Verilog 時(shí)鐘 DUT 9457 0

數(shù)字設(shè)計(jì)筆試Verilog手撕代碼—累加器

實(shí)現(xiàn)累加器的加法器例化的個(gè)數(shù)。按照原文大佬的設(shè)計(jì)方法，因?yàn)閿?shù)據(jù)連續(xù)且加法器的延遲周期是2，使用使用一個(gè)實(shí)現(xiàn)累加，會(huì)有一半的數(shù)據(jù)丟失。

2023-06-02 標(biāo)簽：寄存器 Verilog 加法器 3706 0

介紹Verilog的2大類時(shí)序控制方法

Verilog 提供了 2 大類時(shí)序控制方法：時(shí)延控制和事件控制。事件控制主要分為邊沿觸發(fā)事件控制與電平敏感事件控制。

2023-06-02 標(biāo)簽：Verilog 觸發(fā)器時(shí)序控制器 1261 0

在Verilog中利用函數(shù)將重復(fù)性的行為級(jí)設(shè)計(jì)進(jìn)行提取

在 Verilog 中，可以利用任務(wù)（關(guān)鍵字為 task）或函數(shù)（關(guān)鍵字為 function），將重復(fù)性的行為級(jí)設(shè)計(jì)進(jìn)行提取，并在多個(gè)地方調(diào)用，來(lái)避免重...

2023-06-02 標(biāo)簽：寄存器 Verilog 數(shù)碼管 1651 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

+關(guān)注

ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
AD10

AD10

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識(shí)別

識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

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PCB封裝庫(kù)

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AD09

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PDN

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QuickPcb

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Artix-7

Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

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Protel 99 se

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powerlink

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candence

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面包板

面包板

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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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