負(fù)偏壓溫度不穩(wěn)定性[NBTI]是不希望的老化效應(yīng)。每當(dāng)PMOS晶體管被負(fù)偏置時(shí)，它表現(xiàn)為 V th 的幅度的增加。它主要在65nm以下的技術(shù)上展出。在亞20nm節(jié)點(diǎn)處，效應(yīng)變得更加突出。

在PMOS晶體管的負(fù)偏壓下，這是PMOS的正常操作，發(fā)生Si-H鍵的解離。這種鍵的解離在高溫和施加的負(fù)偏壓的持續(xù)時(shí)間內(nèi)加速。這種Si-H鍵的解離產(chǎn)生界面陷阱。這種接口陷阱的產(chǎn)生增加了PMOS的閾值電壓。閾值電壓的增加表現(xiàn)為PMOS開關(guān)周期的增加。

當(dāng)PMOS用于AC模式（動(dòng)態(tài)開啟和關(guān)閉）時(shí)，在應(yīng)力狀態(tài)（PMOS ON狀態(tài)）期間產(chǎn)生的接口陷阱由于退火影響而減少。因此，與PMOS的靜態(tài)應(yīng)力操作相比，PMOS的動(dòng)態(tài)操作在 V th 中經(jīng)歷相對(duì)較少的退化。在今天的時(shí)代，我們有數(shù)字電路，其中電路中的一些PMOS可能在一定時(shí)間開啟而其他PMOS關(guān)閉。因此，在整個(gè)芯片中發(fā)生不對(duì)稱NBTI退化，這可能導(dǎo)致各種塊中的定時(shí)故障。今天，由于缺乏有效的NBTI測(cè)量模型，設(shè)計(jì)工程師將NBTI邊緣作為基于經(jīng)驗(yàn)數(shù)據(jù)的軟糖因子。因此，他們最終可能會(huì)增加比實(shí)際NBTI要求更多的悲觀情緒。

NBTI對(duì)逆變器的影響

在這一部分中，我們將分析NBTI如何通過使用導(dǎo)致電路明顯延遲最簡(jiǎn)單的開關(guān)CMOS電路，即逆變器。圖1顯示了CMOS反相器，圖2顯示了其PMOS特性。

圖1. CMOS逆變器

圖2. PMOS特性

輸出電流可通過以下2個(gè)方程式計(jì)算得出。等式1對(duì)于線性區(qū)域有效（ V DS GS - V tp ）和公式2對(duì)飽和度有效（ V DS > V GS - V tp ）。

其中 I D 是漏極電流，μ是空穴遷移率， ε ox 是介電常數(shù)， T ox 是氧化物厚度。 W 和 L 是晶體管的有效柵極寬度和長(zhǎng)度。 V tp 是pmos的閾值電壓，并且 V GS ＆amp; V DS 分別是柵極 - 源極和漏極 - 源極之間的電壓。

圖3.逆變器的輸入輸出波形

圖3顯示了逆變器的輸入及其輸出。在PMOS中，閾值電壓的改變將影響漏極電流。因?yàn)?，在NBTI的情況下，閾值電壓變得更負(fù)，即，其絕對(duì)值增加，因此漏極電流減小，這將導(dǎo)致上升時(shí)間和下降時(shí)間的增加，這又將增加開啟延遲。 。當(dāng)這樣的緩沖器/逆變器放置在數(shù)據(jù)路徑中時(shí)，NBTI通過增加額外的延遲來影響數(shù)據(jù)的到達(dá)，從而產(chǎn)生可能破壞我們?cè)O(shè)計(jì)的潛在設(shè)置故障。

分析

各種研究表明，F(xiàn)inFET中的NBTI會(huì)導(dǎo)致閾值電壓偏移50至100毫伏，具體取決于芯片的工作條件和工作壽命。圖4顯示了模擬設(shè)置。動(dòng)機(jī)是計(jì)算NBTI對(duì)整體延遲的影響。我們將數(shù)據(jù)路徑命名為P1。它是從啟動(dòng)觸發(fā)器的輸出（Q）到捕獲觸發(fā)器的數(shù)據(jù)輸入（D）的典型數(shù)據(jù)路徑。該路徑包括逆變器和緩沖器的組合。該路徑在相同定時(shí)路徑中的不同門之間展現(xiàn)出各種抵消效果，從而與路徑的預(yù)期延遲相比減小了總延遲。在邏輯深度較大的數(shù)據(jù)路徑中，此效果變得更為顯著。

圖4.模擬設(shè)置

下圖顯示了NBTI在16nm處引起的延遲變化以及Vdd對(duì)延遲的影響。我們?cè)?個(gè)典型電源電壓（Vdd）下完成了模擬。 0.72V，0.8V和0.88V。這些電源電壓值通常用于這種低技術(shù)節(jié)點(diǎn)。

圖5顯示了帶電源（x軸）的逆變器新鮮和老化樣品的延遲變化（y軸）。從上述方程式來看，電源的影響是顯而易見的，電壓的增加會(huì)增加漏極電流，從而減少延遲。圖6顯示了緩沖區(qū)的類似行為。在這些數(shù)字中可以清楚地看到延遲的增加。

圖5.逆變器的延遲變化

圖6.緩沖區(qū)的延遲變化

圖7.數(shù)據(jù)路徑延遲

圖7顯示了數(shù)據(jù)的延遲變化路徑P1。 NBTI模擬的數(shù)據(jù)顯示在0.72V下的最大降級(jí)。如前所述，0.72電壓也表征比其他比較電壓更多的延遲，這種電路中的NBTI可能構(gòu)成嚴(yán)重威脅。在我們的模擬中，由于NBTI導(dǎo)致的延遲增加在路徑P1中幾乎為11ps。

以下等式顯示了設(shè)置裕度和時(shí)鐘偏差對(duì)因老化而可能發(fā)生變化的各種因素的依賴性：

設(shè)置余量=時(shí)鐘周期 - 數(shù)據(jù)路徑延遲 - 時(shí)鐘偏移 - 設(shè)置時(shí)間

時(shí)鐘偏移=啟動(dòng)路徑延遲 - 捕獲路徑延遲

如果啟動(dòng)路徑的緩沖區(qū)多于捕獲路徑，則時(shí)間偏差將因NBTI而增加，并且設(shè)置余量將減小。由于NBTI，數(shù)據(jù)路徑也會(huì)提供更多延遲，這將進(jìn)一步降低設(shè)置余量并可能導(dǎo)致設(shè)置違規(guī)。同樣，如果捕獲路徑具有更多緩沖區(qū)，則可能導(dǎo)致保持違規(guī)。這就是為什么必須在設(shè)計(jì)階段包括老化的影響，否則它會(huì)在使用幾年后導(dǎo)致芯片故障，這在汽車等應(yīng)用中可能是災(zāi)難性的。

減少NBTI影響的措施

時(shí)鐘門控檢查：時(shí)鐘門控后的路徑應(yīng)盡可能小。如果大部分路徑相同，則兩條路徑的老化影響幾乎相似，對(duì)時(shí)鐘偏差的總影響將非常小。

增加邊距：設(shè)計(jì)師應(yīng)該采取額外保持和設(shè)置邊距，具體取決于老化影響。應(yīng)避免過度優(yōu)化，因?yàn)樗鼤?huì)降低工作頻率。

自適應(yīng)體偏置：由于NBTI的主要影響是增加PMOS晶體管的閾值電壓幅度，因此正向偏置源體結(jié)可以補(bǔ)償變化。使用正向體偏置進(jìn)行老化所涉及的折衷是未老化的PMOS晶體管的閾值電壓幅度減小，因?yàn)檫@會(huì)導(dǎo)致泄漏功率增加。

結(jié)論

在高功能頻率下，NBTI在數(shù)據(jù)路徑和時(shí)鐘路徑中引起的延遲會(huì)產(chǎn)生建立和保持違規(guī)。這種電路很可能在高應(yīng)力老化操作期間或未來5到10年內(nèi)失效。在汽車和醫(yī)療應(yīng)用中，零DPM正在成為一項(xiàng)要求而不僅僅是一項(xiàng)成就，在計(jì)算時(shí)鐘路徑和數(shù)據(jù)路徑延遲時(shí)，計(jì)算NBTI的緊密匹配不確定性已變得絕對(duì)必要。這些計(jì)算有助于實(shí)現(xiàn)最大可能的工作頻率，而不會(huì)有任何失敗的風(fēng)險(xiǎn)。