隨著系統(tǒng)設(shè)計(jì)公司應(yīng)對(duì)當(dāng)今經(jīng)濟(jì)環(huán)境的考驗(yàn)，他們面臨著尋找提高產(chǎn)品開(kāi)發(fā)和制造流程效率的雙重挑戰(zhàn)，同時(shí)管理這些產(chǎn)品日益復(fù)雜的問(wèn)題。這些業(yè)務(wù)因素促使人們需要更高效地在印刷電路板（PCB）上實(shí)現(xiàn)高密度，高引腳數(shù)的FPGA，ASIC和IC以及新的工作流程方法，使公司能夠滿(mǎn)足上市時(shí)間和設(shè)計(jì)性能目標(biāo)當(dāng)我們考慮FPGA密度和性能的最新進(jìn)展推動(dòng)FPGA設(shè)計(jì)開(kāi)始呈指數(shù)式增長(zhǎng)時(shí)，對(duì)更高效流程的需求尤為重要。 FPGA正在越來(lái)越多的應(yīng)用中出現(xiàn)，推動(dòng)了對(duì)FPGA和PCB設(shè)計(jì)工具集成的需求。

例如，PCB可能包含多個(gè)高引腳數(shù)（1,500至2,000）FPGA，這些FPGA與PCB同時(shí)設(shè)計(jì)，以滿(mǎn)足積極的上市時(shí)間目標(biāo)。 FPGA封裝中的引腳輸出變化必須不斷反映到PCB原理圖和布局設(shè)計(jì)數(shù)據(jù)庫(kù)中。用于PCB的高速信號(hào)完整性分析工具必須能夠訪問(wèn)I/O驅(qū)動(dòng)器和接收器的驗(yàn)證模型。為完成或滿(mǎn)足高速時(shí)序而布線PCB可能還需要對(duì)FPGA進(jìn)行引腳輸出更改。

這種雙軌設(shè)計(jì)過(guò)程的一個(gè)主要例子是為單個(gè)PCB設(shè)計(jì)多個(gè)FPGA。 FPGA的設(shè)計(jì)可能包括EDA供應(yīng)商和FPGA供應(yīng)商提供的工具。 PCB的設(shè)計(jì)將包括來(lái)自EDA供應(yīng)商的工具，不一定與FPGA工具供應(yīng)商相同。

第一個(gè)問(wèn)題是簡(jiǎn)單地將FPGA布局布線工具的結(jié)果反映到原理圖和PCB布局工具中。對(duì)于1,500+引腳FPGA，如果手動(dòng)完成，此過(guò)程可能需要一周時(shí)間。大型FPGA需要一個(gè)過(guò)程，在該過(guò)程中，符號(hào)在功能上被分解（斷裂），以便適合甚至最大的原理圖表。隨著FPGA設(shè)計(jì)過(guò)程的繼續(xù)，引腳輸出發(fā)生變化（通常為4-6次），如果沒(méi)有完全自動(dòng)化的FPGA工具到PCB原理圖符號(hào)和幾何過(guò)程，設(shè)計(jì)時(shí)間表將會(huì)丟失。

不幸的是， FPGA的設(shè)計(jì)不僅僅在FPGA設(shè)計(jì)者的控制之下。當(dāng)FPGA放置并布線在PCB上時(shí)，互連網(wǎng)絡(luò)的定時(shí)和延遲調(diào)整可能需要更改FPGA的引腳分配。利用可了解FPGA引腳交換和驅(qū)動(dòng)器規(guī)則的PCB設(shè)計(jì)系統(tǒng)，可以在PCB環(huán)境中進(jìn)行這些引腳更改，然后自動(dòng)反射回FPGA工具。如果PCB工具沒(méi)有FPGA規(guī)則，這可能會(huì)成為一個(gè)非常迭代且耗時(shí)的過(guò)程。

為了確保正常的性能，必須執(zhí)行高速驗(yàn)證，其中包括PCB。由于FPGA上現(xiàn)在常見(jiàn)的千兆位速度，F(xiàn)PGA供應(yīng)商提供的設(shè)計(jì)套件必須包含準(zhǔn)確的IBIS，Spice或VHDL-AMS模型。利用這些模型和可在GHz范圍內(nèi)進(jìn)行分析的PCB驗(yàn)證工具，可以驗(yàn)證設(shè)計(jì)的信號(hào)完整性和性能。

底線是電子公司需要緊密，雙向集成FPGA工具及其PCB設(shè)計(jì)工具以及EDA和FPGA供應(yīng)商之間的密切合作。通過(guò)這種整合與合作，可以實(shí)現(xiàn)上市時(shí)間和性能目標(biāo)。如果沒(méi)有它，系統(tǒng)設(shè)計(jì)的日益復(fù)雜化將使這一過(guò)程停滯不前，并最終限制或消除電子公司的利潤(rùn)。

John Isaac是Mentor圖形系統(tǒng)設(shè)計(jì)部門(mén)的市場(chǎng)開(kāi)發(fā)總監(jiān)。