在DRAM Device章節(jié)中，我們簡單介紹了 SDRAM 的 Active、Read、Write 等的操作，在本中，我們將詳細的介紹各個操作的時序。

1. Overview

如上圖所示，SDRAM 的相關操作在內(nèi)部大概可以分為以下的幾個階段：

Command transport and decode

在這個階段，Host 端會通過 Command Bus 和 Address Bus 將具體的 Command 以及相應參數(shù)傳遞給 SDRAM。SDRAM 接收并解析 Command，接著驅(qū)動內(nèi)部模塊進行相應的操作。

In bank data movement

在這個階段，SDRAM 主要是將 Memory Array 中的數(shù)據(jù)從 DRAM Cells 中讀出到 Sense Amplifiers，或者將數(shù)據(jù)從 Sense Amplifiers 寫入到 DRAM Cells。

In device data movement

這個階段中，數(shù)據(jù)將通過 IO 電路緩存到 Read Latchs 或者通過 IO 電路和 Write Drivers 更新到 Sense Amplifiers。

System data transport

在這個階段，進行讀數(shù)據(jù)操作時，SDRAM 會將數(shù)據(jù)輸出到數(shù)據(jù)總線上，進行寫數(shù)據(jù)操作時，則是 Host 端的 Controller 將數(shù)據(jù)輸出到總線上。

在上述的四個階段中，每個階段都會有一定的耗時，例如數(shù)據(jù)從 DRAM Cells 搬運到 Read Latchs 的操作需要一定的時間，因此在一個具體的操作需要按照一定時序進行。

同時，由于內(nèi)部的一些部件可能會被多個操作使用，例如讀數(shù)據(jù)和寫數(shù)據(jù)都需要用到部分 IO 電路，因此多個不同的操作通常不能同時進行，也需要遵守一定的時序。

此外，某些操作會消耗很大的電流，為了滿足 SDRAM 設計上的功耗指標，可能會限制某一些操作的執(zhí)行頻率。

基于上面的幾點限制，SDRAM Controller 在發(fā)出 Command 時，需要遵守一定的時序和規(guī)則，這些時序和規(guī)則由相應的 SDRAM 標準定義。在后續(xù)的小節(jié)中，我們將對各個 Command 的時序進行詳細的介紹。

2. 時序圖例

后續(xù)的小節(jié)中，我們將通過下圖類似的時序圖，來描述各個 Command 的詳細時序。

上圖中，Clock 信號是由 SDRAM Controller 發(fā)出的，用于和 DRAM 之間的同步。在 DDRx 中，Clock 信號是一組差分信號，在本文中為了簡化描述，將只畫出其中的 Positive Clock。

Controller 與 DRAM 之間的交互，都是以 Controller 發(fā)起一個 Command 開始的。從 Controller 發(fā)出一個 Command 到 DRAM 接收并解析該 Command 所需要的時間定義為 tCMD，不同類型的 Command 的 tCMD 都是相同的。

DRAM 在成功解析 Command 后，就會根據(jù) Command 在內(nèi)部進行相應的操作。從 Controller 發(fā)出 Command 到 DRAM 執(zhí)行完 Command 所對應的操作所需要的時間定義為 tParam。不同類型的 Command 的 tParam 可能不一樣，相同 Command 的 tParam 由于 Command 參數(shù)的不同也可能會不一樣。

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NOTE:
各種 Command 的定義和內(nèi)部操作細節(jié)可以參考前面的幾篇文章，本文將主要關注時序方面的細節(jié)。

3. Row Active Command

在進行數(shù)據(jù)的讀寫前，Controller 需要先發(fā)送 Row Active Command，打開 DRAM Memory Array 中的指定的 Row。Row Active Command 的時序如下圖所示：

Row Active Command 可以分為兩個階段：

3.1 Row Sense

Row Active Command 通過地址總線指明需要打開某一個 Bank 的某一個 Row。

DRAM 在接收到該 Command 后，會打開該 Row 的 Wordline，將其存儲的數(shù)據(jù)讀取到 Sense Amplifiers 中，這一時間定義為 tRCD（RCD for Row Address to Column Address Delay）。

DRAM 在完成 Row Sense 階段后，Controller 就可以發(fā)送 Read 或 Write Command 進行數(shù)據(jù)的讀寫了。這也意味著，Controller 在發(fā)送 Row Active Command 后，需要等待 tRCD 時間才能接著發(fā)送 Read 或者 Write Command 進行數(shù)據(jù)的讀寫。

3.2 Row Restore

由于 DRAM 的特性，Row 中的數(shù)據(jù)在被讀取到 Sense Amplifiers 后，需要進行 Restore 的操作（細節(jié)請參考DRAM Storage Cell文中的描述）。Restore 操作可以和數(shù)據(jù)的讀取同時進行，即在這個階段，Controller 可能發(fā)送了 Read Command 進行數(shù)據(jù)讀取。

DRAM 接收到 Row Active Command 到完成 Row Restore 操作所需要的時間定義為 tRAS（RAS for Row Address Strobe）。
Controller 在發(fā)出一個 Row Active Command 后，必須要等待 tRAS 時間后，才可以發(fā)起另一次的 Precharge 和 Row Access。

4. Column Read Command

Controller 發(fā)送 Row Active Command 并等待 tRCD 時間后，再發(fā)送 Column Read Command 進行數(shù)據(jù)讀取。
數(shù)據(jù) Burst Length 為 8 時的Column Read Command 時序如下圖所示：

Column Read Command 通過地址總線 A[0:9] 指明需要讀取的 Column 的起始地址。DRAM 在接收到該 Command 后，會將數(shù)據(jù)從 Sense Amplifiers 中通過 IO 電路搬運到數(shù)據(jù)總線上。

DRAM 從接收到 Command 到第一組數(shù)據(jù)從數(shù)據(jù)總線上輸出的時間稱為 tCAS（CAS for Column Address Strobe），也稱為 tCL（CL for CAS Latency），這一時間可以通過 mode register 進行配置，通常為 3~5 個時鐘周期。

DRAM 在接收到 Column Read Command 的 tCAS 時間后，會通過數(shù)據(jù)總線，將 n 個 Column 的數(shù)據(jù)逐個發(fā)送給 Controller，其中 n 由 mode register 中的 burst length 決定，通常可以將 burst length 設定為 2、4 或者 8。

開始發(fā)送第一個 Column 數(shù)據(jù)，到最后一個 Column 數(shù)據(jù)的時間定義為 tBurst。

5. Column Write Command

Controller 發(fā)送 Row Active Command 并等待 tRCD 時間后，再發(fā)送 Column Write Command 進行數(shù)據(jù)寫入。數(shù)據(jù) Burst Length 為 8 時的 Column Write Command 時序如下圖所示：

Column Write Command 通過地址總線 A[0:9] 指明需要寫入數(shù)據(jù)的 Column 的起始地址。Controller 在發(fā)送完 Write Command 后，需要等待 tCWD （CWD for Column Write Delay） 時間后，才可以發(fā)送待寫入的數(shù)據(jù)。tCWD 在一些描述中也稱為 tCWL（CWL for Column Write Latency）

tCWD 在不同類型的 SDRAM 標準有所不同：

DRAM 接收完數(shù)據(jù)后，需要一定的時間將數(shù)據(jù)寫入到 DRAM Cells 中，這個時間定義為 tWR（WR for Write Recovery）。

6. Precharge Command

在DRAM Storage Cell章節(jié)中，我們了解到，要訪問 DRAM Cell 中的數(shù)據(jù)，需要先進行 Precharge 操作。相應地，在 Controller 發(fā)送 Row Active Command 訪問一個具體的 Row 前， Controller 需要發(fā)送 Precharge Command 對該 Row 所在的 Bank 進行 Precharge 操作。

下面的時序圖描述了 Controller 訪問一個 Row 后，執(zhí)行 Precharge，然后再訪問另一個 Row 的流程。

DRAM 執(zhí)行 Precharge Command 所需要的時間定義為 tRP（RP for Row Precharge）。Controller 在發(fā)送一個 Row Active Command 后，需要等待 tRC（RC for Row Cycle）時間后，才能發(fā)送第二個 Row Active Command 進行另一個 Row 的訪問。

從時序圖上我們可以看到，tRC = tRAS + tRP，tRC 時間決定了訪問 DRAM 不同 Row 的性能。在實際的產(chǎn)品中，通常會通過降低 tRC 耗時或者在一個 Row Cycle 執(zhí)行盡可能多數(shù)據(jù)讀寫等方式來優(yōu)化性能。

NOTE：
在一個 Row Cycle 中，發(fā)送 Row Active Command 打開一個 Row 后，Controller 可以發(fā)起多個 Read 或者 Write Command 進行一個 Row 內(nèi)的數(shù)據(jù)訪問。這種情況下，由于不用進行 Row 切換，數(shù)據(jù)訪問的性能會比需要切換 Row 的情況好。
在一些產(chǎn)品上，DRAM Controller 會利用這一特性，對 CPU 發(fā)起的內(nèi)存訪問進行調(diào)度，在不影響數(shù)據(jù)有效性的情況下，將同一個 Row 上的數(shù)據(jù)訪問匯聚到一直起執(zhí)行，以提供整體訪問性能。

7. Row Refresh Command

一般情況下，為了保證 DRAM 數(shù)據(jù)的有效性，Controller 每隔 tREFI（REFI for Refresh Interval） 時間就需要發(fā)送一個 Row Refresh Command 給 DRAM，進行 Row 刷新操作。DRAM 在接收到 Row Refresh Command 后，會根據(jù)內(nèi)部 Refresh Counter 的值，對所有 Bank 的一個或者多個 Row 進行刷新操作。

DRAM 刷新的操作與 Active + Precharge Command 組合類似，差別在于 Refresh Command 是對 DRAM 所有 Bank 同時進行操作的。下圖為 DRAM Row Refresh Command 的時序圖：

DRAM 完成刷新操作所需的時間定義為 tRFC（RFC for Refresh Cycle）。

tRFC 包含兩個部分的時間，一是完成刷新操作所需要的時間，由于 DRAM Refresh 是同時對所有 Bank 進行的，刷新操作會比單個 Row 的 Active + Precharge 操作需要更長的時間；tRFC 的另一部分時間則是為了降低平均功耗而引入的延時，DRAM Refresh 操作所消耗的電流會比單個 Row 的 Active + Precharge 操作要大的多，tRFC 中引入額外的時延可以限制 Refresh 操作的頻率。

NOTE:
在 DDR3 SDRAM 上，tRFC 最小的值大概為 110ns，tRC 則為 52.5ns。

8. Read Cycle

一個完整的Burst Length 為 4 的 ReadCycle 如下圖所示：

9. Read Command With Auto Precharge

DRAM 還可以支持 Auto Precharge 機制。在 Read Command 中的地址線 A10 設為 1 時，就可以觸發(fā) Auto Precharge。此時 DRAM 會在完成 Read Command 后的合適的時機，在內(nèi)部自動執(zhí)行 Precharge 操作。

Read Command With Auto Precharge 的時序如下圖所示：

Auto Precharge 機制的引入，可以降低 Controller 實現(xiàn)的復雜度，進而在功耗和性能上帶來改善。

NOTE:
Write Command 也支持 Auto Precharge 機制，參考下一小節(jié)的時序圖。

10. Additive Latency

在 DDR2 中，又引入了 Additive Latency 機制，即 AL。通過 AL 機制，Controller 可以在發(fā)送完 Active Command 后緊接著就發(fā)送 Read 或者 Write Command，而后 DRAM 會在合適的時機（延時 tAL 時間）執(zhí)行 Read 或者 Write Command。時序如下圖所示：

Additive Latency 機制同樣是降低了 Controller 實現(xiàn)的復雜度，在功耗和性能上帶來改善。

11.DRAM Timing 設定

上述的 DRAM Timing 中的一部分參數(shù)可以編程設定，例如 tCAS、tAL、Burst Length 等。這些參數(shù)通常是在 Host 初始化時，通過 Controller 發(fā)起 Load Mode Register Command 寫入到 DRAM 的 Mode Register 中。DRAM 完成初始化后，就會按照設定的參數(shù)運行。

NOTE:
初始化和參數(shù)設定過程不在本文中詳細描述，感興趣的同學可以參考具體 CPU 和 DRAM 芯片的 Datasheet。

12. 參考資料

Memory Systems - Cache Dram and Disk

High Performance Dram System Design Constraints and Considerations