來(lái)源：至芯

DDR3 SDRAM(Double-Data-Rate ThreeSynchronous Dynamic Random Access Memory)是DDR SDRAM的第三代產(chǎn)品，相較于DDR2，DDR3有更高的運(yùn)行性能與更低的電壓。DDR SDRAM是在SDRAM技術(shù)的基礎(chǔ)上發(fā)展改進(jìn)而來(lái)的；與SDRAM相比，DDR SDRAM的最大特點(diǎn)是雙沿觸發(fā)，即在時(shí)鐘的上升沿和下降沿都能進(jìn)行數(shù)據(jù)采集和發(fā)送，同樣的工作時(shí)鐘，DDR SDRAM的讀寫(xiě)速度比傳統(tǒng)的SDRAM快一倍。本次實(shí)驗(yàn)使用的DDR3芯片是MT41J256MM16，芯片的bank位寬為，行位寬為，列位寬為，所以它的地址大小等于，數(shù)據(jù)位寬為16bit，所以容量大小為256Mb*16bit，也就是512MB。DDR3是半雙工，讀寫(xiě)不能同時(shí)發(fā)生，掉電數(shù)據(jù)丟失。

1)點(diǎn)擊“IP Catalog”按鈕。

2)在搜索欄中輸入MIG，此時(shí)出現(xiàn)MIG IP核，直接雙擊打開(kāi)。

3)確認(rèn)工程的信息，主要是芯片信息和編譯環(huán)境的信息，如果沒(méi)有問(wèn)題，直接點(diǎn)擊“Next”。

4)選擇“Create Design”，在“Component Name”一欄設(shè)置該IP核的名稱，這里取默認(rèn)軟件的名稱，再往下選擇控制器數(shù)量，默認(rèn)為“1”即可。最后是AXI4接口，本工程使用的是Native接口，不勾選。配置完點(diǎn)擊“Next”。

5)這一頁(yè)主要是讓用戶選擇可以兼容的芯片，本工程默認(rèn)不勾選，即不需要兼容其他的FPGA芯片。配置完成點(diǎn)擊“Next”。

6)這一頁(yè)選擇第一個(gè)選項(xiàng)“DDR3 SDRAM”，因?yàn)楸緦?shí)驗(yàn)用的就是DDR3芯片。配置完成點(diǎn)擊“Next”。

7)配置MIG IP核。

Clock Period：DDR3芯片運(yùn)行時(shí)鐘周期，這個(gè)參數(shù)的范圍和FPGA的芯片選型以及具體類型的速度等級(jí)有關(guān)。本實(shí)驗(yàn)選擇1250ps，對(duì)應(yīng)800MHz。注意這個(gè)時(shí)鐘是由MIG IP核產(chǎn)生，并輸出給DDR3物理芯片使用，它關(guān)系到DDR3芯片具體的運(yùn)行帶寬。本次實(shí)驗(yàn)的開(kāi)發(fā)板板載了2顆DDR3芯片，數(shù)據(jù)位寬為32位，因?yàn)槭请p沿觸發(fā)，這里帶寬達(dá)到了800*32*2=51.2Gb/s。

PHY to ControllerClock Ratio：DDR3物理芯片運(yùn)行時(shí)鐘和MIG IP核的用戶端（FPGA）的時(shí)鐘之比，一般有4:1和2:1兩個(gè)選項(xiàng)，本次實(shí)驗(yàn)選4:1。由于DDR芯片的運(yùn)行時(shí)鐘是800MHz，因此MIG IP核的用戶時(shí)鐘就是200MHz。當(dāng)DDR3時(shí)鐘選擇了350MHz到最高的400MHz，比例默認(rèn)只為4:1，低于350MHz才有4:1和2:1兩個(gè)選項(xiàng)。

VCCAUX_IO：這是FPGA高性能bank（High Performancebank）的供電電壓。它的設(shè)置取決于MIG控制器運(yùn)行的周期/頻率。當(dāng)用戶讓控制器工作在最快頻率的時(shí)候，系統(tǒng)會(huì)默認(rèn)為2.0V。

Memory Type：DDR3存儲(chǔ)器類型選擇。本實(shí)驗(yàn)選擇Component。

Memory Part：DDR3芯片的具體型號(hào)。本實(shí)驗(yàn)選擇MT41J256M8XX-125，這個(gè)型號(hào)其實(shí)和實(shí)際硬件原理圖上的型號(hào)是不同的，這個(gè)沒(méi)關(guān)系，只要用戶的DDR3芯片容量和位寬一致大部分是可以兼容的，其他的型號(hào)也是可以的。

Memory Voltage：是DDR3芯片的電壓選擇，本實(shí)驗(yàn)選1.5V。

Data Width：數(shù)據(jù)位寬選擇，根據(jù)硬件原理圖選擇，選擇32，因?yàn)槭?片DDR拼接而成的。

ECC：ECC校驗(yàn)使能，數(shù)據(jù)位寬為72位的時(shí)候才能使用，本實(shí)驗(yàn)不使用它。

Data Mask：數(shù)據(jù)屏蔽管腳使能。

Number of BankMachine：Bank Machine的數(shù)量是用來(lái)對(duì)具體的每個(gè)或幾個(gè)來(lái)單獨(dú)控制的，選擇多了控制效率就會(huì)高，相應(yīng)的占用的資源也多，本實(shí)驗(yàn)選擇4個(gè)，平均一個(gè)Bank Machine控制兩個(gè)Bank。

ORDERING：該信號(hào)用來(lái)決定MIG控制器是否可以對(duì)它的指令進(jìn)行重新排序，選擇Normal則允許，Strict則禁止。本實(shí)驗(yàn)選擇Normal，從而獲得更高效率。

點(diǎn)擊“Next”，如下圖所示：

Input ClockPeriod：MIG IP核的系統(tǒng)輸入時(shí)鐘，該輸入時(shí)鐘是由FPGA內(nèi)部產(chǎn)生的，本次實(shí)驗(yàn)選擇的時(shí)鐘頻率為200MHz（5000ps）。

Read Burst Typeand Length：突發(fā)類型選擇，突發(fā)類型有順序突發(fā)和交叉突發(fā)兩種，本實(shí)驗(yàn)選擇順序突發(fā)（Sequential），其突發(fā)長(zhǎng)度固定為8。

Output DriverImpdance Control：輸出阻抗控制。本實(shí)驗(yàn)選擇RZQ/7。

RTT：終結(jié)電阻，可進(jìn)行動(dòng)態(tài)控制。本實(shí)驗(yàn)選擇RZQ/4。

Controller ChipSelect Pin：片選管腳引出使能。本實(shí)驗(yàn)選擇enable，表示把片選信號(hào)cs引出來(lái)，由外部控制。

BANK_ROW_COLUMN：尋址方式選擇。本實(shí)驗(yàn)選擇第二種，即BANK-ROW-COLUMN的形式，這是一種最常規(guī)的DDR3尋址方式，即要指定某個(gè)地址，先指定bank，再指定行，最后指定列，這樣就確定了具體地址。一般來(lái)說(shuō)這樣尋址方式有利于降低功耗，但是讀寫(xiě)性能上不如“ROW_BANK_COLUMN”。配置完成點(diǎn)擊“Next”。

System Clock：MIG IP核輸入時(shí)鐘。本實(shí)驗(yàn)選擇“Differential”，由外部晶振提供。

Referance Clock：MIG IP核參考時(shí)鐘。選擇“Use SystemClock”這個(gè)選項(xiàng)，這時(shí)候的MIG IP系統(tǒng)時(shí)鐘同時(shí)作為了參考時(shí)鐘，MIG IP核參考時(shí)鐘要求是200MHz，而MIG IP核的系統(tǒng)時(shí)鐘剛好也使用了200MHz的系統(tǒng)時(shí)鐘。

System ResetPolarity：復(fù)位有效電平選擇。本實(shí)驗(yàn)選擇“ACTIVE HIGH”高電平有效。

Debug SignalsControl：該選項(xiàng)用于控制MIG IP核是否把一些調(diào)試信號(hào)引出來(lái)，它會(huì)自動(dòng)添加到ILA，這些信號(hào)包括一些DDR3芯片的校準(zhǔn)狀態(tài)信息。本實(shí)驗(yàn)選擇“OFF”，不需要讓MIG IP核產(chǎn)生各種調(diào)試信號(hào)。

Sample DataDepth：采樣深度選擇。當(dāng)“Debug Signals Control”選擇“OFF”時(shí)，所有采樣深度是不可選的。

Internal Vref：內(nèi)部參考管腳，表示將某些參考管腳當(dāng)成普通的輸入管腳來(lái)用。由于開(kāi)發(fā)板的IO資源較為緊張，因此這里需要選擇“ON”，把參考管腳當(dāng)做普通的輸入管腳來(lái)用。

IO PowerReduction：IO管腳節(jié)省功耗設(shè)置。本實(shí)驗(yàn)選擇“ON”，即開(kāi)啟。

XADCInstantiation：XADC模塊例化。使用MIG IP核運(yùn)行的時(shí)候需要進(jìn)行溫度補(bǔ)償，可以直接選擇XADC模塊的溫度數(shù)據(jù)引到MIG IP核來(lái)使用，否則需要額外提供溫度數(shù)據(jù)，所以本實(shí)驗(yàn)選擇“Enable”。

點(diǎn)擊“Next”按鈕，界面如下圖所示：

上圖界面是內(nèi)部高性能bank端接匹配阻抗的設(shè)置，這里不去改它，默認(rèn)50歐姆即可。接下來(lái)點(diǎn)擊“Next”，界面如下圖所示：

選擇第一種，點(diǎn)擊“Next”，如下圖所示：

點(diǎn)擊“Next”，如下圖所示：

點(diǎn)擊“Next”，如下圖所示：

選擇“Accept”，點(diǎn)擊“Next”，如下圖所示：

點(diǎn)擊“Next”，如下圖所示：

點(diǎn)擊“Generator”，如下圖所示：

選擇“OOC”模式，點(diǎn)擊“Next”，如下圖所示：