翻譯自——newelectronics

摩爾定律已經(jīng)不能用了嗎？其實(shí)這取決于哪一方面。

斯坦福大學(xué)電氣工程教授Philip Wong與來(lái)自麻省理工學(xué)院、臺(tái)積電、加州大學(xué)伯克利分校的研究所的同事一起，寫(xiě)了一篇關(guān)于硅尺度化進(jìn)展的論文。文中指出，技術(shù)人員不應(yīng)該僅僅關(guān)注晶體管間距的縮放面積，而應(yīng)該關(guān)注每個(gè)連續(xù)節(jié)點(diǎn)的有效密度。

看看其他因素，芯片制造業(yè)正在回歸基本。在1975年國(guó)際電子設(shè)備會(huì)議（IEDM）上的演講中，英特爾的執(zhí)行官Gordon Moore決定用兩年的時(shí)間將設(shè)備密度定期提高一倍。在那之前，這個(gè)行業(yè)一直在以更快的速度發(fā)展，每年翻一番。到1975年，摩爾已經(jīng)看到進(jìn)步的速度在下降。

Moore認(rèn)為二維幾何縮放只是在同等成本下實(shí)現(xiàn)雙倍功能的一部分。他認(rèn)為這是相當(dāng)大的一部分，但肯定不是全部。他預(yù)測(cè)，芯片尺寸的顯著增加和電路設(shè)計(jì)的改進(jìn)將滿足剩下的要求。然而，那時(shí)的晶圓廠才剛剛開(kāi)始利用IBM研究員羅Robert Dennard注意到的比例因素： 更小、更緊湊的晶體管不僅可以實(shí)現(xiàn)成本改進(jìn)，還可以實(shí)現(xiàn)能源改進(jìn)。

上世紀(jì)80年代向CMOS的轉(zhuǎn)變加速了這一進(jìn)程，直到本世紀(jì)頭十年中期，行業(yè)耗盡了Dennard規(guī)?；拇蟛糠趾锰帯Ｔ谀侵?，簡(jiǎn)單的2D縮放將變得越來(lái)越麻煩。

這在最近幾年SRAM的擴(kuò)展趨勢(shì)中最為明顯，從歷史上看，SRAM擴(kuò)展一直是密度改進(jìn)的良好指南。雖然它在邏輯上一直保持了28nm的步伐，但隨后就開(kāi)始落后了，因?yàn)樵诮饘匍g距和晶體管尺寸不一樣的情況下，它很難做出增量的改進(jìn)。

電路的進(jìn)化

EDA工具供應(yīng)商Synopsys將在IEDM上做一個(gè)演示。它將展示在過(guò)去的幾年里，對(duì)縮放的貢獻(xiàn)是如何改變的。

Moore所稱(chēng)的“電路智慧（Circuit cleverness）”已經(jīng)卷土重來(lái)，盡管與最初提出的形式有所不同。這一次，它的名字是設(shè)計(jì)-技術(shù)協(xié)同優(yōu)化（DTCO）。通過(guò)讓設(shè)計(jì)人員就電路布局最合理的工藝變更提供建議，工藝工程師可以做出更好的權(quán)衡。這一點(diǎn)在SRAM的比例變化中顯而易見(jiàn)，由于晶圓布局的變化，密度出現(xiàn)了明顯的躍升。

Wong和Synopsys團(tuán)隊(duì)認(rèn)為，DTCO是未來(lái)10年實(shí)現(xiàn)1nm節(jié)點(diǎn)的關(guān)鍵因素。但是純維度縮放還沒(méi)有完全消失。雖然二維縮放的空間不大，但是三維縮放很有潛力，而不一定是像HBM這樣的內(nèi)存標(biāo)準(zhǔn)那樣堆疊芯片。你可以潛移默化地把它當(dāng)成3D。

利用垂直尺寸的一種方法是將晶體管側(cè)轉(zhuǎn)。這將繼續(xù)場(chǎng)效應(yīng)晶體管的發(fā)展，從一個(gè)純平面器件，通過(guò)FinFET的垂直與頂部柵極接觸。通過(guò)將柵極包裹在晶體管的三面，鰭片對(duì)晶體管通道提供了更強(qiáng)的靜電控制。但超過(guò)5納米，需要全環(huán)繞柵極結(jié)構(gòu)（Gate-All-Around FET）。實(shí)際上，通過(guò)柵極的nanosheet可以滿足這一要求。更妙的是，盡管這增加了過(guò)程的復(fù)雜性和成本，但你可以通過(guò)堆疊nanosheet來(lái)獲得更多的驅(qū)動(dòng)電流，就像FinFET通常使用兩個(gè)或更多的鰭片一樣。堆疊可能比multifin結(jié)構(gòu)消耗更少的區(qū)域。

對(duì)于FinFET來(lái)說(shuō)，它應(yīng)該是較為先進(jìn)的晶體管。在每一代新技術(shù)中，芯片制造商都能將晶體管規(guī)格縮小0.7倍，在器件層面上實(shí)現(xiàn)15%的性能提升、50%的面積增益、40%的功耗降低和35%的成本降低。幾年前，業(yè)界為了維持這種微縮路徑，從“老式”的平面MOSFET過(guò)渡到FinFET晶體管架構(gòu)。在FinFET中，源極和漏極之間的溝道呈鰭狀。柵極環(huán)繞這個(gè)3D溝道，從溝道的3個(gè)側(cè)面進(jìn)行控制。這種多柵極結(jié)構(gòu)可以消除短溝道效應(yīng)，短溝道效應(yīng)會(huì)在柵極長(zhǎng)度縮短時(shí)降低晶體管的性能。出色的短溝道控制至關(guān)重要，因?yàn)樗鼮槠骷⒖s奠定了基礎(chǔ)——允許更短的溝道長(zhǎng)度和更低的工作電壓。

2012年，首批商用22nm FinFET問(wèn)世。從那時(shí)起，F(xiàn)inFET架構(gòu)得到了改進(jìn)，以提高性能和減少面積。例如，F(xiàn)inFET的3D特性允許增加鰭片高度，從而在相同的封裝面積上獲得更高的器件驅(qū)動(dòng)電流。如今，工業(yè)界正在加緊生產(chǎn)“內(nèi)含”FinFET的10nm/7nm芯片。在最先進(jìn)節(jié)點(diǎn)的單元層面，標(biāo)準(zhǔn)單元的Track高度為6T（這是單元面積的量度標(biāo)準(zhǔn)），每個(gè)器件的鰭片數(shù)量低至2個(gè)。

垂直堆疊的nanosheet：進(jìn)化的一步

但隨著微縮至5nm以下，預(yù)計(jì)FinFET將失效。在減小柵極長(zhǎng)度時(shí)，F(xiàn)inFET結(jié)構(gòu)反過(guò)來(lái)不能提供足夠的靜電控制。除此之外，向更低Track高度標(biāo)準(zhǔn)單元的演進(jìn)需要向單鰭片器件過(guò)渡，即使鰭片高度進(jìn)一步增加，單鰭片器件也不能提供足夠的驅(qū)動(dòng)電流。

然而，隨著技術(shù)節(jié)點(diǎn)的變化，半導(dǎo)體行業(yè)并不急于轉(zhuǎn)向其他晶體管架構(gòu)。一些公司甚至決定在某些節(jié)點(diǎn)上停留更長(zhǎng)時(shí)間。但仍有一些應(yīng)用——如機(jī)器學(xué)習(xí)、大數(shù)據(jù)分析和數(shù)據(jù)中心服務(wù)器——需要最新的“通用”CMOS解決方案。利用這種通用的CMOS解決方案，在同一個(gè)技術(shù)節(jié)點(diǎn)中的同一個(gè)晶體管結(jié)構(gòu)可以用于執(zhí)行芯片上的所有功能。

此處，垂直堆疊的nanosheet晶體管可以救急。它們可以被認(rèn)為是FinFET器件的自然進(jìn)化。想象一下，將一個(gè)FinFET側(cè)放，然后將其分成獨(dú)立的水平薄片，這些薄片構(gòu)成了溝道?，F(xiàn)在，一個(gè)柵極完全環(huán)繞在溝道上。與多柵極FinFET相比，nanosheet的這種柵極全包的特性提供了更出色的通道控制能力。同時(shí)，溝道橫截面在3D體積中的更優(yōu)化分布，優(yōu)化了單位面積的有效驅(qū)動(dòng)。

nanosheet縮放的障礙是需要在CMOS對(duì)的n道和p道器件之間進(jìn)行分離。但I(xiàn)mec去年提出了forksheet。這是由一個(gè)共同的支柱組成的，n和p摻雜的薄片相互疊加。與此同時(shí)，你有一個(gè)完整的CMOS反相器內(nèi)置在單晶體管結(jié)構(gòu)，節(jié)省了大約30%的面積。

從邏輯單元中獲取能量會(huì)占用有價(jià)值的區(qū)域。Imec在2018年超大規(guī)模集成電路（VLSI）研討會(huì)上的提議是將電力軌道埋在硅表面。下一步是CFET（納米薄片場(chǎng)效應(yīng)晶體管）： nFET和pFET共用一個(gè)柵電極作為信號(hào)輸入端，共用一個(gè)漏極作為信號(hào)輸出端，源電極分別接地和供電電源。器件尺寸可靈活調(diào)節(jié)以滿足不同芯片性能要求。

在即將到來(lái)的IEDM上，英特爾的工程師將描述他們對(duì)基于nanosheet的CFET型結(jié)構(gòu)的看法。組合晶體管使用外延來(lái)構(gòu)建一個(gè)垂直堆疊的源極漏極結(jié)構(gòu)，其閾值電壓為這兩種晶體管單獨(dú)調(diào)優(yōu)。雖然這項(xiàng)工作中的柵極在30nm左右相對(duì)較長(zhǎng)，英特爾團(tuán)隊(duì)希望通過(guò)自對(duì)齊堆疊實(shí)現(xiàn)顯著的晶圓尺寸縮小。

根據(jù)Synopsys的計(jì)算，CFET在SRAM方面做了很多工作，盡管它需要一些DTCO。CFET的一個(gè)缺點(diǎn)是，疊加引入了另一種形式的可變性，但同樣，設(shè)計(jì)調(diào)整將有助于解決這一問(wèn)題。例如，最緊湊的結(jié)構(gòu)并不完全依賴(lài)于全環(huán)繞柵極結(jié)構(gòu)晶體管。相反，它包含了一個(gè)帶有三面柵極的偽p溝道晶體管，以獲得足夠好的寫(xiě)入行為。

主要問(wèn)題

即使晶體管密度增加，芯片設(shè)計(jì)的主要問(wèn)題是金屬互連中的寄生電阻和電容。這可能會(huì)迫使未來(lái)的生產(chǎn)工藝從以銅為主要原料轉(zhuǎn)向更奇特的金屬，如釕。

英特爾提出了一種基于設(shè)計(jì)的替代方案，即盡管將電阻和電容切割在一起似乎是可取的，但并不是所有的電路路徑都將以同樣的方式受益。

單個(gè)路徑可以從單獨(dú)調(diào)諧的電阻和電容中獲益。這就是指導(dǎo)英特爾在所謂交錯(cuò)互連上的發(fā)現(xiàn)。

這種交錯(cuò)的方法并不是讓每條平行線都一樣，而是將高、短的線交替排列，短的線排列在更高的絕緣子材料堆上。這降低了線路間的凈有效電容。實(shí)際上，高線會(huì)受到更多的干擾，而類(lèi)似的影響會(huì)被間隔得更遠(yuǎn)。

Synopsys表示，這些受DTCO啟發(fā)的設(shè)計(jì)更加復(fù)雜，它將推高晶圓成本：平均每個(gè)節(jié)點(diǎn)的成本會(huì)達(dá)到13%。但是有效的密度在1納米節(jié)點(diǎn)上仍然是可行的，并且仍然有可能使每個(gè)晶體管在每個(gè)節(jié)點(diǎn)上降低32%的成本。

這已經(jīng)不是昨天的摩爾定律了，但這一趨勢(shì)應(yīng)該會(huì)持續(xù)大約十年。有多少公司能夠擁有如此龐大的業(yè)務(wù)量來(lái)證明它是合理的，這仍然是另一個(gè)問(wèn)題。
編輯：hfy